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* * * * * * * * * * * * * * * * * * EDA设计导论- PLD设计流程 　 综合后仿真检查综合结果是否和原设计一致。在仿真时，把综合生成的标准延时文件反标注到综合仿真模型中去，可估计门延时带来的影响。但这一步骤不能估计线延时，因此和布线后的实际情况还有一定的差距，并不十分准确。目前的综合工具较为成熟，对于一般的设计可以省略这一步，但如果在布局布线后发现电路结构和设计意图不符，则需要回溯到综合后仿真来确认问题之所在。在功能仿真中介绍的软件工具一般都支持综合后仿真。 ●　综合后仿真 第一章 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. EDA设计导论- PLD设计流程 　 实现是将综合生成的逻辑网表配置到具体的FPGA芯片上，布局布线是其中最重要的过程。布局将逻辑网表中的硬件原语和底层单元合理地配置到芯片内部的固有硬件结构上，并且往往需要在速度最优和面积最优之间作出选择。布线根据布局的拓扑结构，利用芯片内部的各种连线资源，合理正确地连接各个元件。布线结束后，软件工具会自动生成报告，提供有关设计中各部分资源的使用情况。 由于只有FPGA芯片生产商对芯片结构最为了解，所以布局布线必须选择芯片开发商提供的工具。 ●　实现与布局布线 第一章 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. EDA设计导论- PLD设计流程 　 时序仿真，也称为后仿真，是指将布局布线的延时信息反标注到设计网表中来检测有无时序违规（即不满足时序约束条件或器件固有的时序规则，如建立时间、保持时间等）现象。时序仿真包含的延迟信息最全，也最精确，能较好地反映芯片的实际工作情况。由于不同芯片的内部延时不一样，不同的布局布线方案也给延时带来不同的影响。因此在布局布线后，通过对系统和各个模块进行时序仿真，分析其时序关系，估计系统性能，以及检查和消除竞争冒险是非常有必要的。在功能仿真中介绍的软件工具一般都支持综合后仿真。 ●　时序仿真 第一章 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. EDA设计导论- PLD设计流程 　 板级仿真主要应用于高速电路设计中，对高速系统的信号完整性、电磁干扰等特征进行分析，一般都以第三方工具进行仿真和验证。  ●　板级仿真与验证 ●　芯片编程与调试 　 设计的最后一步就是芯片编程与调试。芯片编程是指产生使用的数据文件，然后将编程数据下载到FPGA芯片中。 　　其中，芯片编程需要满足一定的条件，如编程电压、编程时序和编程算法等方面。目前，主流的FPGA芯片生产商都提供了内嵌的在线逻辑分析仪来解决上述矛盾，它们只需要占用芯片少量的逻辑资源，具有很高的实用价值。 第一章 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. EDA设计导论- SOPC设计流程 　从图中也可以看出，SOPC的设计流程实际上就是软件和硬件协同设计流程。在这个设计流程中应该重点考虑以下方面的问题： 1、如何选择SOPC芯片，一方面是性能的考虑，另一方面是对于软件的考虑； 　２、如何对SOPC的设计进行验证； 　３、如何对SOPC的设计提供板极支持包； 第一章 Evaluation only. Created with Aspose.Slides for .NET 3.5 Client Profile 5.2.0.0. Copyright 2004-2011 Aspose Pty Ltd. EDA设计导论- HDL硬件描述语言 　 硬件描述语言（Hardware Description Language）是硬 件设计人员和电子设计自动化（EDA）工具之间的界面， 其主要目的是用来编写设计文件，建立电子系统行为级的 仿真模型。即利用计算机的巨大能力对Verilog HDL或 VHDL建模的复杂数字逻辑进行仿真，