Quartus II输入设计.docVIP

Quartus II电路设计 实验目的 掌握Quartus II的开发界面和开发流程； 掌握用原理图方法进行电路设计； 经过比较了解利用verilog语言进行电路设 实验设备 安装Quartus II软件的计算机 实验内容 打开Quartus II工作环境，如图1所示。 图1 打开Quartus II工作环境 新建一个Quartus工程，在File菜单中选择New Project Wizard帮助新建工程。打开Wizard之后，界面如图2所示。点击Next，输入工程工作路径、工程文件名以及顶层实体名。 注意：这里输入的顶层实体名字必须与之后设计文件（比如.v文件）的顶层模块名相同，默认实体名与工程文件名相同，本次实验采用这种命名方法，当然用户也可以根据需要输入不同的实体名。 添加设计文件，界面如图4所示。 如果用户之前已经有设计文件（比如.v文件），那么再次添加相应文件； 如果没有完成的设计文件，点击Next，之后添加并且编辑设计文件。 图4 添加设计文件 4，为该项目指定目标器件，如下图； 5，指定设计中所需的第三方eda软件，可以不选择。 得到一个项目对话框，显示新建工程的基本情况 二，设计输入 原理图设计输入、文本输入、层次化设计、状态图输入 原理图输入步骤 选择File-New，选择Block Diagram/Schematic File单击ok， 3双击原理图编辑器的空白处，弹出元器件库的选择对话框， 4. 选择逻辑门，设计半加器电路并保存为half_adder.bdf 5. 选择File-Create/Update-Create Symbol File For Current File生成half_adder.bsf 块符号文件，以供其他设计调用(一般保存在Project中) 6.选择File-Create/Update-Create HDL Design File For Current File生成half_adder.v文本文件， 7.添加file 文本如下; 8.文本输入 选择File-Verilog HDL File实现一位全加器设计。设计代码如下 保存后，实现元器件模块符号 9，层次化设计输入 将设计分成多个模块，自顶向下或者自底向上进行设计 利用前面设计的1位全加器设计4位全加器 选择File-New-Block Diagram/Schematic File，在Project中添加4个full_adder模块，如下图所示 同理得到模块符号 文本如下 // Copyright (C) 1991-2010 Altera Corporation // Your use of Altera Corporations design tools, logic functions // and other software and tools, and its AMPP partner logic // functions, and any output files from any of the foregoing // (including device programming or simulation files), and any // associated documentation or information are expressly subject // to the terms and conditions of the Altera Program License // Subscription Agreement, Altera MegaCore Function License // Agreement, or other applicable license agreement, including, // without limitation, that your use is for the sole purpose of // programming logic devices manufactured by Altera and sold by // Altera or its authorized distributors. Please refer to the // applicable agreement for further details. // PROGRAM Quartus II 64-Bit // VERSION Version 10.1 Build 153 11/29/2010 SJ Full