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1.1 实体 1.2 结构体 1.3 块、子程序和进程 1.4 库和程序包 1.5 配置 第一章 VHDL基本结构 一个完整的VHDL程序或设计实体，要求能为VHDL综合器所支持，并能作为一个独立的设计单元，即元件的形式而存在的VHDL程序。 实体和结构体是必需的——可构成最简单VHDL程序。 通常VHDL程序包含五个部分： （1）实体（ENTITY） （2）结构体（ARCHITECTURE） （3）包集合（PACKAGE） （4）库（LIBRARY） （5）配置（CONFIGURATION） 实体是VHDL语言设计的基本单元。 1.1 实体 实体说明是对设计实体与外部电路的接口描述，它规定了设计单元的输入输出接口信号或引脚，是设计实体对外的一个通信界面。 结构体用于描述此设计实体的逻辑结构和逻辑功能。 实体语句结构如下： 例： ENTITY or2 IS PORT（a，b：IN STD_LOGIC; C: OUT STD_LOGIC); END ENTITY or2； ENTITY 实体名 IS [GENERIC（类属表）；] [PORT（端口表）；] END ENTITY 实体名； 在层次化系统中，实体说明是整个模块或整个系统的输入输出（I/O）接口 在器件级设计中实体说明是芯片的输入输出（I/O） 1.1.1类属参量（GENERIC） 类属参量是实体说明组织中的可选项，放在端口说明之前，其一般格式为： GENERIC [CONSTANT] 名字表：[IN] 子类型标识 [:= 静态表达式]，…] 1.1.1类属参量（GENERIC） 类属参量是实体说明组织中的可选项，放在端口说明之前，其一般格式为： GENERIC [CONSTANT] 名字表：[IN] 子类型标识 [:= 静态表达式]，…] 类属参量用来规定端口的大小、实体中子元件数目及实体的定时特性等。 它和常数不同，常数只能从设计实体的内部得到赋值且不能改变；而类属参量的值可由设计实体的外部提供。 其一般书写格式为： PORT （端口名 ：端口模式 数据类型； 端口名 ：端口模式 数据类型； … …）； 这里类属参量中参数trise为上升沿宽度，tfall为下降沿宽度，用于仿真模块的设计； 定义地址总线的宽度为Addrwidth位，类属值Addrwidth的改变将使结构体中所有相关的总线定义同时改变，由此使整个设计实体的硬件结构发生变化。 例： GENERIC （trise，tfall：TIME:=1ns; Addrwidth:INTEGER:=16); PORT(a0, a1 : IN STD_LOGIC; Add_bus:OUT STD_LOGIC_VECTOR(addrwidth-1 DOWNTO 0); 1.1.2 端口说明（PORT） 端口是对基本设计单元与外部接口的描述。 其功能相当电路图符号的外部引脚。 端口可以被赋值，也可以当做逻辑变量用在逻辑表达式中。 其中端口名是设计者为实体的每一个对外通道所取的名字，通常为英文字母加数字，名字的定义有一定的惯例，如clk 表示时钟，D开头的端口名表示数据，A开头的端口名表示地址。端口模式是指这些通道上的数据流动的方式，如输入或输出等。 端口模式有以下几种类型： 1．输入（IN） 允许信号进入实体，主要用于时钟输入、控制输入（如load、reset、enable、clk）和单向的数据输入（如地址数据信号address）等。 2．输出（OUT） 输出模式只允许信号离开实体，常用于计数输出、单向数据输出、被设计实体产生的控制其他实体的信号等。注意：输出模式不能用于被设计实体的内部反馈，因为输出端口在实体内不能看做是可读的。 3．双向模式（INOUT） 双向模式允许信号双向传输（既可以进入实体，也可以离开实体），双向模式端口允许引入内部反馈。 4．缓冲（BUFFER） 缓冲模式允许信号输出到实体外部，但同时也可以在实体内部引用该端口的信号。缓冲端口既能用于输出也能用于反馈。缓冲模式用于在实体内部建立一个可读的输出端口，例如计数器输出、计数器的现态用来决定计数器的次态。 端口模式可用下图说明，图中方框代表一个设计实体或模块。