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EDA设计实验报告 --多功能数字钟设计 学号:XXXX 姓名:XXX 院系:自动化学院 指导老师:花汉兵 时间:2013年3月 摘要 利用Quartus II软件采用模块化设计方法设计一个数字钟。通过原理图输入进行设计，取代VHDL语言设计。软件仿真调试成功后编译下载至可编程实验系统SmartSOPC中进行硬件测试。实现并充分领略硬件设计软件化的精髓。 关键字 软件; 数字钟; 模块化; VHDL; Abstract Using the QuartusII software design a digital bell with the blocking method.The design takes theory drawing instead of VHDL language.After emluating and debuging successfully,translate and edit the code.Then,download the result to the programmable SmartSOPC system and test it in hardware.Realizing the soul of designing hardware by software. Keywords software; digital bell; blocking method; VHDL 目录 设计要求说明 方案论证（整体电路的工作原理） 各子模块设计原理 调试 仿真 编程下载 结论 参考文献 一、设计要求说明 设计一个数字计时器，可以完成00:00:00到23:59:59的计时功能，并在控制电路的作用下具有保持、清零、快速校时、快速校分、 整点报时等功能。 能进行正常的时、分、秒计时功能 分别由六个数码管显示时分秒的计时 K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变） K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零） K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分） K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时） 提高部分： 使时钟具有整点报时功能（当时钟计到59’53”时开始报时，在59’53”, 59’55”,59’57”时报时频率为512Hz,59’59”时报时频率为1KHz, ） 二、方案论证 实验功能模块图 如图所示，脉冲发生器是实验最开始要进行部分，也是实验的基础。根据要求，我们需要得到的脉冲频率有：1hz，2hz，500hz和1khz四种。再由实验箱给定的振荡频率源为48MHZ，可以推出我们要设计分频电路以获得所需脉冲频率。 计时电路采用同步计时的方式。通过设计两个模60计数器，分别表示秒位和分位；设计模24计数器表示时位。各计时电路的clk同步连接1hz（后期因调整校分频率而接2hz），进位信号接在上一级的使能端以进行计数。整个数字计时器的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。 显示功能原理如上图所示。通过24选4 MUX、计数器、译码器、显示译码器和6个7段显示管实现的动态显示。选用四片74151构成24选4 MUX, 74160构成六位计数器，74138做译码器，7447做显示译码器。Clk取1khz。 清零功能直接通过控制计数器清零端实现。将清零开关与各计数器的清零端相接，而清零开关有效是各清零端也有效即可。 校分校时功能与保持功能设计到一起。保持功能是通过控制秒计数器输入端的clk实现的。正常情况下，开关不影响脉冲输入即秒正常计数，当保持开关有效，或是校分校时开关有效时，使脉冲无法进入计数端，从而实现计时保持功能。 校分与校时基本原理相似。开关有效是，对应计数器使能端有效，clk变为2hz，计数器快速计数，达到快速校分和校时的功能。 整点报时功能可以通过组合逻辑电路实现。当分秒计数器为59’53”, 59’55”,59’57”将500hz频率送入蜂鸣器,59’59”时将1KHz送入蜂鸣器，达到整点报时功能。 三、各子模块设计原理 1、脉冲发生电路 脉冲发生电路主要是分频电路，为了将实验箱的48MHz分频成1Hz（供系统时钟），2Hz（快速校分、校时）以及1KHz和500KHz（供整点报时电路和显示电路），设计思路为： 为此我们要先设计出2分频电路、24分频电路、1000分频电路构成，其中24分频电路可以由4分频电路和6分频电路构成。1000分频电路可由3个10分频电路构成，4分频电路由两个2分频电路构成。开始如下设计： 1.1 2分频电路 （1）模块封装： （2）内部电路： （3）仿真波形： 1.2 6分频电路 （1）模块封装： （2）内部电路： 6分频电路可以由多种方法实现,此处