第1章_14 概述.ppt

PLA逻辑阵列示意图 1.6.2 PLD可编程原理 PLA与 PROM的比较 1.6.2 PLD可编程原理 PAL结构 PAL的常用表示 1.6.2 PLD可编程原理 GAL即通用阵列逻辑器件，首次在PLD上采用了EEPROM工艺，使得GAL具有电可擦除重复编程的特点，彻底解决了熔丝型可编程器件的一次可编程问题。GAL在“与-或”阵列结构上沿用了PAL的与阵列可编程、或阵列固定的结构，但对PAL的输出I/O结构进行了较大的改进，在GAL的输出部分增加了输出逻辑宏单元OLMC(Output Macro Cell)。 1.6.2 PLD可编程原理 (1)．逻辑阵列块(LAB) 1.7 CPLD的结构与可编程原理 分为五部分：逻辑阵列块、可编程逻辑宏单元、扩展乘积项、可编程内部连线、可编程I/O （Complex Programmable Logic Device） MAX7000系列的单个宏单元结构 (2)．宏单元 1.7 CPLD的结构与可编程原理 (2)．宏单元 全局时钟信号 全局时钟信号由高电平有效的时钟信号使能 用乘积项实现一个阵列时钟 逻辑阵列 MAX7000系列中的宏单元 乘积项选择矩阵 可编程寄存器 1.7 CPLD的结构与可编程原理 (3)．扩展乘积项 图2-20 共享扩展乘积项结构 1.7 CPLD的结构与可编程原理 (4)．可编程连线阵列(PIA) PIA信号布线到LAB的方式 1.7 CPLD的结构与可编程原理 (5)．I/O控制块 EPM7128S器件的I/O控制块 　　FPGA一般由三种可编程电路和一个用于存放编程数据的静态存储器SRAM组成。这三种可编程电路是：逻辑阵列块、嵌入式存储块、嵌入式存储器块、嵌入式硬件乘法器、I/O单元和嵌入式PLL等。 1.8 FPGA器件的结构与原理 查找表逻辑结构 查找表逻辑结构 FPGA查找表单元内部结构 Cyclone系列器件的结构与原理 Cyclone LE结构图 1.9 硬件测试技术 内部逻辑测试 在ASIC设计中的扫描寄存器，是可测性设计的一种，原理是把ASIC中关键逻辑部分的普通寄存器用测试扫描寄存器来代替，在测试中可以动态地测试、分析设计其中寄存器所处的状态，甚至对某个寄存器加以激励信号，改变该寄存器的状态。 边界扫描测试是一种可测试结构技术，它采用集成电路的内部外围所谓的“电子引脚”（边界）模拟传统的在线测试的物理引脚，对器件内部进行扫描测试. JTAG边界扫描测试 引 脚 描 述 功 能 TDI 测试数据输入(Test Data Input) 测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。 TDO 测试数据输出(Test Data Output) 测试指令和编程数据的串行输出引脚，数据在TCK的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。 TMS 测试模式选择(Test Mode Select) 控制信号输入引脚，负责TAP控制器的转换。TMS必须在TCK的上升沿到来之前稳定。 TCK 测试时钟输入(Test Clock Input) 时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在下降沿。 TRST 测试复位输入(Test Reset Input) 低电平有效，异步复位边界扫描电路(在IEEE规范中，该引脚可选)。 表2-1 边界扫描IO引脚功能 1.9 硬件测试技术 1.10 编程与配置 基于电可擦除存储单元的EEPROM或Flash技术。 基于SRAM查找表的编程单元。 基于反熔丝编程单元。 主动配置方式 被动配置方式 1.11 Quartus II概述 Quartus II是Altera提供的FPGA/CPLD开发集成环境 。 Quartus II提供了完整的多平台设计环境，能满足各种特定设计的需要，也是单芯片可编程系统（SOPC）设计的综合性环境和SOPC开发的基本设计工具，并为Altera DSP开发包进行系统模型设计提供了集成综合环境。 在Quartus?II上可以完成1.5节所述的整个流程，它提供了一种与结构无关的设计环境，使设计者能方便地进行设计输入、快速处理和器件编程。 1.11 Quartus II概述 Quartus II设计工具完全支持VHDL、Verilog的设计流程，其内部嵌有VHDL、Verilog逻辑综合器。 Quartus?II也可以利用第三方的综合工具，如Leonardo Spectrum、Synplify Pr