SOC_CH3、4、5_加法器_乘法器_存储器_20140915.ppt

存储器分类 双端口存储器 先进先出（FIFO）存储器 铁电存储器 半导体 存储器 RAM ROM 其他存储器 双极型 金属氧化物（MOS） 静态：SRAM 动态：DRAM 掩模工艺ROM 可一次编程ROM：PROM 可擦写的PROM EPROM E2PROM E2PROM Flash 设计方法 模块功能与原理分析 模块结构与电路模型 VHDL语言设计实现 FPGA验证 5.1 静态随机存储器SRAM设计 数据存储功能 地址控制功能 写入与读出功能 数据总线 地址总线 控制信号 5.1.1 RAM地址译码方式 一维译码 二维译码 RAM芯片有n条地址线，表示2n个存储单元。 * 存储容量8K×8bit A12～A0 D0～D7 CS1、CS2 OE WE 5.1.2 SRAM 6264芯片 决定存储单元的容量，一般 1K～256M → 地址总线数：10～28 决定存储单元的宽度（位数，bit） 片选 → 地址译码 输出允许（读） 写允许 * (1)SRAM 读出时序 加载地址信号 加载片选信号 OE低电平有效,WE为高电平 * (2)SRAM 写入时序 加载地址信号 数据加载到总线，WE为低电平 片选信号有效 (3)SRAM的VHDL程序实现 端口定义 PORT(address : IN STD_LOGIC_VECTOR(3 DOWNTO 0); cs , oe , we: IN STD_LOGIC; data : INOUT STD_LOGIC_VECTOR(7 DOWNTO 0)); (4)SRAM的VHDL程序实现 写入数据 读出数据 总线三态 5.1.3 RAM容量扩展 存储器与CPU连接——位扩展法 5.1.4 随机读写存储器RAM 存储器与CPU连接——字扩展法 5.2 只读存储器ROM的设计 只读存储器（ROM）的内容是初始设计电路时就写入到内部的，通常用于存储固件。 ROM主要用于计算机基本输入输出系统（BIOS）的存储和用作嵌入式系统中的程序存储器。 ROM只需设置数据输出端口和地址输入端口。 5.2.1只读存储器ROM的电路结构 存储矩阵 地址译码器 输出缓冲器 5.2.2 简单 ROM的设计 设计思想：采用二进制译码器的设计方式，将每个输入组态对应的输出与一组存储数据对应起来。 5.2.3 通用ROM的VHDL设计 设计一个容量为256*8bit的ROM 8位地址线Addr[7..0] 8位数据输出线Dout[7…0] 使能信号线OE 5.2.3 通用ROM的VHDL设计 VHDL数据对象--文件类型应用 端口定义 5.2.4 通用ROM的VHDL设计 结构体实现 5.2.5 通用ROM验证 4.2.3 布斯补码一位乘法运算 例：已知X＝0.1010, Y＝－0.1101。利用布斯法补码一位乘法求积。 解：首先将两数用补码表示：［X］补＝00.1010，［Y］补＝11.0011，而［－X］补＝11.0110。 4.2.3 布斯补码一位乘法运算 4.2.3 布斯补码一位乘法运算 A,B,C,D都是寄存器 四选一 选择器 加法器 移位寄存器 计数器 符号位参与运算 4.2.3 布斯补码一位乘法运算 4.2.4 阵列乘法器设计 设X＝X3X2X1X0，Y＝Y3Y2Y1Y0，计算X·Y＝？ (1)基本乘加单元 二输入与门 一位全加器 (2)定点无符号数阵列乘法器 Y 0 Y 0 Y 2 Y 3 Y 1 Y 2 Y 1 Y 3 X 3 X 2 X 1 X 0 0 0 0 0 Z 6 Z 7 Z 5 Z 4 Z 2 Z 3 Z 0 Z 1 (2)定点无符号数阵列乘法器 TOP_ROW MID_ROW LOW_ROW (3)TOP_ROW功能实现 (4)MID_ROW功能实现 (5)LOW_ROW功能实现 (6)阵列乘法器结构描述实现 4.3 定点数除法运算 定点数除法分为原码除法和补码除法两类。 除法实现方法 ①双操作数加法器将除法分为若干次“加减与移位”的循环，由时序控制部分实现； ②采用迭代除法，将除法转换为乘法处理，可以利用快速乘法器实现除法器； ③阵列除法器，一次求得商与余数，实现快速除法的基本途径。 4.3.1 原码除法运算 原码除法的法则应包括： ①除数≠0；定点纯小数时，｜被除数｜＜｜除数｜；定点纯整数时，｜被除数｜＞｜除数｜。 ②与原码乘法类似的是原码除法商的符号和商的值也是分别处理的，商的符号等于被除数的符号与除数的符号相异或。 ③商的值等于被除数的绝对值除以除数的绝对值。 ④将商的符号与商的值拼接在一起就得到原码除法的商。 4.