EDA出租车自动计费器剖析.doc

EDA课程设计报告 题目：出租车自动计费器 院系： 信工系 班级： 电信二班 学号： 111608060211 姓名： 陈森 目录 摘要 2 引言 3 第1章整体设计说明 4 1、设计要求 4 2、设计内容及思路 5 第2章各模块的介绍 5 1、电平转换模块 5 2、等待时间显示模块 7 3、行驶里程显示模块 8 4、计费显示模块 9 5、调用的计数器模块 10 6、顶层模块 10 第3章管脚锁定及硬件连线 12 第4章程序下载与调试 14 设计心得体会 15 摘要 Verilog HDL是一种硬件描述语言（HDL:Hardware Discription Language），是一种用文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。 Verilog HDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。现在，随着系统级FPGA以及片上系统的出现，软硬件协同设计和系统设计变得越来越重要。传统意义上的硬件设计越来越倾向于与系统设计和软件设计相结合。FPGA芯片进行出租车计费器的设计方法，主要阐述如何使用新兴的EDA器件取代传统的电子设计方法，利用FPGA的可编程性，简洁而又多变的设计方法，缩短了研发周期，同时使出租车计费器体积更小功能更强大。本设计实现了出租车计费器所需的一些基本功能，计费包括起步价、行车里程计费、等待时间计费，同时考虑到出租车行业的一些特殊性，更注重了把一些新的思路加入到设计中。主要包括采用了FPGA芯片，使用VHDL语言进行编程，使其具有了更强的移植性，更加利于产品升级。 引言 人类社会已经进入信息化时代，信息社会的发展离不开电子产品的进步。现代电子产品在性能提高、复杂度降低的同时，价格却一直呈下降趋势，而且产品更新换代的步伐也越来越快，实现这种进步的主要原因就是生产制造技术和电子设计技术的发展。前者以微细加工技术为代表，目前已进展到深亚微米阶段，可以在几平方厘米的芯片上集成数万个晶体管；后者的核心就是EDA技术[1]。没有EDA技术的支持，想要完成超大规模集成电路的设计制造是不可想象的，反过来，生产制造技术的不断进步又必须对EDA技术提出新要求。EDA代表了当今电子设计技术的必威体育精装版发展方向，它的基本特征是：设计人员按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路（ASIC）实现，然后采用硬件描述语言（Verilog HDL）完成系统行为级设计，最后通过综合器和适配器生成最终的目标器件[]。 Verilog HDL是一种全方位的硬件描述语言，包括系统行为级、寄存器传输级和逻辑门级多个设计层次，支持结构、数据流和行为3种描述形式的混合描述，因此Verilog HDL几乎覆盖了以往各种硬件描述语言的功能，整个自顶向下或自底向上的电路设计过程都可以用Verilog HDL来完成。另外，Verilog HDL还有以下优点：Verilog HDL的宽范围描述能力使它成为高层次设计的核心，将设计人员的工作重心转移到了系统功能的实现和调试上，只需要花较少的精力用于物理实现；Verilog HDL可以用简洁明确的代码描述来进行复杂控制逻辑的设计，灵活且方便，而且也便于设计结果的交流、保存和重用；Verilog HDL的设计不依赖于特定的器件，方便了工艺的转换。Verilog HDL是一个标准语言，为众多的EDA场上支持，因此移植性好。 module EDGE_TO_PULSE(CLK,IN,OUT); input IN,CLK; output OUT; reg OUT,temp; always@(posedge CLK) //上升沿有效 begin if(!tempIN) //上衣一个状态与当前状态不一样 OUT=1; //输出以为1 else if(temp==IN) //上一个状态与当前状态一样 OUT=0; //输出为你0 temp=IN; end endmodule 此模块的在输入行驶的前一个状态与后一个状态不一样时， 在上升沿到来时输出高电平，当前一个状态与后一个状态一样时，在上升沿到来时，输出低电平。输出端接计费器的同步置位端，在开车时，将费用置到起步价5元。 模块如下 仿真波形如下 2、等待时间显示模块 module TO_BCD2(IN,OUT_H,OUT_L); input [6:0]IN; output [3:0]OUT_H,OUT_L; assign OUT_H=IN/10;