第4章时序逻辑电路 数字电子技术课件.ppt

第4章 时序逻辑电路 第4章 时序逻辑电路 　　从上述分析可知，图4.2.13所示电路是一个4位同步二进制减法计数器（下降沿触发），M=24=16；Q0n、Q1n、Q2n、Q3n端输出脉冲的频率分别为计数脉冲CP频率的1/2、1/4、1/8、1/16，故该计数器可作为2、4、8、16分配器使用；电路在输入第16个计数脉冲CP后返回到初始的0000状态；在初始的0000状态，借位信号BO已经存在，在输入第1个计数脉冲CP 下降沿后，电路输出（产生）借位信号BO的下降沿（负跳变），在输入第16个计数脉冲CP 下降沿后，电路产生（输出）借位信号BO的上升沿（正跳变）。 4.2 常用MSI集成时序逻辑电路及其应用 (3) 同步3位二进制加/减法计数器 　　如前所述，用JK触发器组成的同步二进制计数器，若从Q端输出信号则为加法计数器，若从 端输出信号则为减法计数器。因此，实现加/减法计数的关键是有一个控制信号，使电路在作加法运算时能将Q端输出的信号加到相邻高位T触发器的T输入端上，使电路在作减法运算时能将 端输出的信号加到相邻高位T触发器的T输入端上。 　　图4.2.15所示为由JK触发器构成的3位同步二进制加/减法计数器（下降沿触发）。在加/减法计数控制信号 的控制下，当 时，电路将进行加法计数；当 时，电路将进行减法计数。而电路进行加、减法计数的工作原理与前述相同，不再讨论。 4.2 常用MSI集成时序逻辑电路及其应用 2. 常用MSI集成计数器 　　部分常用MSI集成计数器主要功能一览表，如表4.2.9所示。 4.2 常用MSI集成时序逻辑电路及其应用 　　74LS160、74LS162和74LS161、74LS163的逻辑功能示意图，74LS190和74LS191的逻辑功能示意图，分别如图4.2.16和图4.2.17所示。74LS192的逻辑功能示意图，74LS290的电路结构框图及逻辑功能示意图分别如图4.2.18和图4.2.19所示。 4.2 常用MSI集成时序逻辑电路及其应用 3. 利用常用的MSI集成计数器构成任意进制计数器 　　工程上常需要利用现有常用的MSI集成计数器外加适当的辅助电路构成任意进的制计数器。用模M集成计数器构成N进制计数器时，如果M?N，则只需一块模M集成计数器；如果M?N，则需使用多块模M集成计数器构成。而具体实现，通常有反馈清零和反馈置数两种方法。集成计数器一般都设置有清零和置数两个输入端，无论是清零端，还是置数端，都有同步和异步之分。由于计数器在计数过程中，不管其输出处于哪一状态，只要在其低电平有效的异步清零（或置数）端加一低电平信号，使 （或 ），其输出会立即从那个状态回到初始的0000（或预置数输入的d3d2d1d0）状态，清零（或置数）信号信号消失后，计数器又会立即从初始的0000（或预置数输入的d3d2d1d0）状态开始重新计数，所以反馈数是计数器有效循环状态中最后一个，再下一个状态所对应的那一个数码（例如，SN=N）；由于同步清零（或置数）是清零（或置数）信号有效，同时还要与计数脉冲CP边沿同时有效（是下一个CP边沿）时，计数器才能清零（或置数），所以从初始的0000状态开始循环的反馈数就是计数器有效循环状态中最后一个状态所对应的那一个数码（例如，SN-1=N－1）。 4.2 常用MSI集成时序逻辑电路及其应用 (1) 单块任意进制加法计数器 [例4.2.5] 试用74LS160设计制作一个七进制加法计数器。 解：通过查找资料和网络搜寻，有74LS160的功能表如表4.2.10所示。 4.2 常用MSI集成时序逻辑电路及其应用 方法一、反馈清零法 　　由于，74LS160是模10加法计数器、M=10，要设计制作的是七进制加法计数器、N=10，M?N，所以只需一块74LS160即可。且，74LS160具有异步清零（低电平有效）的功能。 　　从初始状态开始，七进制加法计数器的有效循环状态是：0000、0001、0010、0011、0100、0101、0110等7个。其最后一个，再下一个状态所对应的数码是：0111。所以，异步清零的反馈数SN=N=(7)10=(0111)2。 有 。 4.2 常用MSI集成时序逻辑电路及其应用 　　据此有，用74LS160反馈清零法设计制作的七进制加法计数器逻辑电路图如图4.2.20(a)所示，主循环状态转换图如图4.2.20(b)所示。 4.2 常用MSI集成时序逻辑电路及其应用 　　由图4.2.20(b)可知，计数器的有效循环状态是跳过0111?1001三个状态，构成了七进制加法计数器。