第八讲第7章VHDL基本语句要点分析.pptVIP

第7章 VHDL基本语句 顺序语句 并行语句 属性描述与定义语句 1. 顺序语句 VHDL基本语句： VHDL基本语句包括顺序语句和并行语句两大类 并行语句：每一条语句在执行顺序的地位上是平等的，其执行顺序与书写的顺序无关。主要用于结构体中。 顺序语句：每一条语句的执行顺序是与它们的书写顺序基本一致的。主要用于进程和子程序中。 顺序语句的分类：有六类基本顺序语句 赋值语句 流程控制语句 等待语句 子程序调用语句 返回语句 空操作语句。 1. 顺序语句 赋值语句：将一个值或一个表达式的运算结果传递给某一数据对象，如信号或变量等。VHDL规定：赋值目标与赋值源的数据类型必须严格相等。 赋值语句分类：赋值语句有两种 信号赋值语句：具有全局性特征，信号不但可以作为一个设计实体内部各单元之间数据传送的载体，而且可通过信号与其他的实体进行通信。赋值过程存在延时。 变量赋值语句：具有局部特征，它的有效性只局限于所定义的一个进程或子程序中，它是一个局部的、暂时性数据对象，并且赋值是立即发生的。 1. 顺序语句 IF语句：属于流程控制语句。 CASE语句：属于流程控制语句。 CASE语句执行中必须选中，选择值不能相同。 格式如下： CASE 表达式 IS WHEN 选择值或标识符 = 顺序语句; ... WHEN 选择值或标识符 = 顺序语句; ... WHEN OTHERS = 顺序语句; ... END CASE ； 选择值的不同表达方式 单个普通数值，如6。 数值选择范围，如(2 TO 4)。 并列数值，如3 | 5。 混合方式，以上三种方式的混合。 1. 顺序语句 例1：4选1数据选择器设计。根据4位输入码确定4位输出中那一位为1。 LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41 IS PORT (s4, s3, s2, s1 : IN STD_LOGIC;z4, z3, z2, z1 : OUT STD_LOGIC); END mux41; ARCHITECTURE activ OF mux41 IS BEGIN PROCESS (sel , s4, s3, s2, s1 ) VARIABLE sel : INTEGER RANGE 0 TO 15; BEGIN sel:= 0 ; -- 输入初始值 IF (s1 =1) THEN sel := sel+1 ; ELSIF (s2 =1) THEN sel := sel+2 ; 1. 顺序语句 ELSIF (s3 =‘1’) THEN sel := sel+4 ; ELSIF (s4 =1) THEN sel := sel+8 ; ELSE NULL; -- 注意，这里使用了空操作语句 END IF; z1=0 ; z2=0; z3=0; z4=0; --输入初始值 CASE sel IS WHEN 0 = z1=1 ; -- 当sel=0时选中 WHEN 1 | 3 = z2=1 ; -- 当sel为1或3时选中 WHEN 4 To 7 | 2 = z3=1; -- 当sel为2、4、5、6或7时选中 WHEN OTHERS = z4=1 ; -- 当sel为8～15中任一值时选中 END CASE ; END PROCESS ; END activ ; 1. 顺序语句 例2：实现一个简单的算术逻辑单元ALU设计，完成加、减、相等和不等比较操作。 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY alu IS PORT( a, b : IN STD_LOGIC_VECTOR (7 DOWNTO 0);opcode: IN STD_LOGIC_VECTOR (1 DOWNTO 0);result: OUT STD_LOGIC_VECTOR (7 DOWNTO 0) ); END alu; ARCHITECTURE behave OF alu IS CONSTANT plus : STD_LOGIC_VECTOR (1 DOWNTO 0) := b00; CONSTANT minus : STD_LOGIC_VECTOR (1 DOWNTO 0) := b01; CONSTANT equal : STD_LOG