Altera可重配置PLL使用手册.docVIP

1 应用需求 在实际应用中，FPGA的工作时钟频率可能在几个时间段内变动，对于与之相关的锁相环（PLL），若PLL的输入时钟在初始设定的时钟频率的基础上变化不太大时，PLL一般可以自己调整过来，并重新锁定时钟，获得正确的时钟输出；但是，若PLL的输入时钟频率较之原来设定的时钟频率变化较大时（比如，PLL输入时钟频率由50MHz变为200MHz），PLL将无法重新锁定时钟，其输出时钟频率将变为不确定的值。 对于后面这种情况，一般的可有两种处理方法： 方法一，是针对不同的输入时钟使用不同的PLL分别进行配置，当输入时钟变化时，内部逻辑根据不同PLL的锁定情况，选择合适的时钟作为工作时钟； 方法二，是利用FPGA开发厂商提供的PLL可重新配置宏（比如Altera的ALTPLL_RECONFIG宏模块），通过对其参数进行重新设定，然后，实时地重新配置PLL，使其在新的输入时钟下可以正常锁定和工作。 方法一的实现较为直观，但需要更多的PLL资源；方法二则通过对原来的PLL资源进行参数的重新配置，使其适应新的工作时钟，其实现较为复杂，但不需要额外的PLL资源。 FPGA内的PLL能否实时地实现重新配置，与该FPGA是否提供相关的可重新配置机制有关，具体请参考相应厂商的FPGA的使用手册。 本文档主要是以Altera公司的Stratix II系列的FPGA器件为例，介绍了其内嵌的增强型可重配置PLL在不同的输入时钟频率之间的动态适应，其目的是通过提供PLL的重配置功能，使得不需要对FPGA进行重新编程就可以通过软件手段完成PLL的重新配置，以重新锁定和正常工作。 PLL原理与可重配置PLL 2.1 PLL结构与原理 锁相环（PLL，Phase Lock Loop）主要作用就是把内部/外部时钟的相位和频率同步于输入参考时钟。PLL一般由模拟电路所实现，其结构如图2-1所示。 图2-1锁相环（PLL）结构 PLL工作的原理：PLL采用一个相位频率检测器（PFD）把参考输入时钟的上升沿和反馈时钟对齐。当PFD检测到输入时钟和反馈时钟边沿对其时，锁相环就锁定了。压控振荡器（VCO）通过自振输出一个时钟，同时反馈给输入端的频率相位检测器（PFD），PFD根据比较输入时钟和反馈时钟的相位来判断VCO输出的快慢，同时输出上升（Pump-up）或下降（Pump-down）信号，决定VCO是否需要以更高或更低的频率工作。PFD的输出施加在电荷泵（CP）和环路滤波器（LF），产生控制电压设置VCO的频率。如果PFD产生上升信号，然后VCO就会增加。反之，下降信号会降低VCO的频率。 PFD输出这些上升和下降信号给电荷泵（CP）。如果电荷泵收到上升信号，电流注入环路滤波器（ICP增大）。反之，如果收到下降信号，电流就会流出环路滤波器（ICP减小）。 环路滤波器把这些上升和下降信号转换为电压，作为VCO的偏置电压。环路滤波器还消除了电荷泵的干扰，防止电压过冲，这样就会最小化VCO的抖动。环滤波器的电压决定了VCO操作的速度。 2.2 可重配置PLL Altera公司的Stratix II等系列的FPGA提供了可重配置的PLL，从而可以实时地对PLL进行重新配置，使其适应新的工作要求。通过Altera的Quartus II软件可以生成一个可重配置的PLL，如图2-2右边altpll模块所示；另外，生成一个重配置模块，如图2-2左边所示的altpll_reconfig模块，来对此PLL的具体参数进行实时配置。这两个用Quartus II工具生成的模块按照图2-2所示的方式进行连接，然后，图2-2左边所列的输入端口就可以提供给软件编程人员，由软件来实时地对进行重配置。比如，这组端口中时钟采用PCI接口的时钟，其他端口可以让FPGA以寄存器的方式通过PCI接口提供给上层软件编程，从而可以 图2-2 错误！未找到引用源。Stratix II可重配置的PLL 让软件能实时地对PLL进行重配置，以适应不同的PLL应用环境。具体地，被设置成可写寄存器的端口有reconfig、read_param、write_param、data_in[8:0]、counter_type[3:0]、counter_param[2:0]和reset；设置成只读寄存器的端口有：busy和data_out[8:0]。 PLL的可配置信息被组织在一个称为扫描链（scan chain）的结构中，按特定顺序排列。 2.2.1 PLL的扫描链（Scanchain） Stratix II系列FPGA内的增强型锁相环（EPLL，Enhanced PLLs）和快速锁相环（FPLL，Fast PLLs）提供了若干可用于锁相环实时配置的计数器，包括： 预缩放计数器（n）（Pre-scale counter(n)）