EDA基于Verilog串口通信设计.doc

石家庄经济学院信息工程学院 电子信息工程专业 EDA技术课程设计报告 题目： 串口通信设计 姓 名 学 号 班 级 指导教师 2014年 1 月 09 日 课程设计任务书 班级 姓名 学号 课程设计题目 串口通信设计 课程设计起止日期 2013年12月23日 至 2014年1月10日 实习地点 实验楼5—308 课程设计内容与要求： 串口通信设计：（计算机安装串口调试助手） 及格：上电后能通过串口向计算机发送数据（ABCD），能够将计算机发送的固定长度的字符（5位），原样返回发送给计算机。 中：可接收任意字符长度（小于20个字符），并原样输出； 良：在中的基础上，串口接收到数据后能在液晶1602上显示出来，并显示接收的字符个数。如果字符长度大于液晶显示的长度，则通过按键能够翻页显示。 优：在良的基础上，用键盘可以输入字符（输入数字）并在液晶上显示，输完后按发送键可以从串口发出给计算机。 指导教师 2013年 12月23日 课程设计报告 一、设计原理与技术方法： 1.设计方案 该课程设计任务实现了从及格到中的要求，而良和优的要求还没有完全实现。该串口通信设计最重要实现的设计共需要6个模块分别是：顶层模块、LCD1602显示模块、4*4矩阵键盘模块、串口发送模块、串口接收模块、计算机调试助手发送接受显示模块。但是由于自己思路设计的问题只完成了串口通信设计中的要求:可接收任意字符长度（小于20个字符），并原样输出。而后面的设计只完成了部分模块的设计。 串口通信设计中的设计任务完成了串口的任意字符发送和接收的功能，该部分分为四个小模块：顶层模块、波特率产生模块、接收模块、发送模块。 顶层模块 该模块主要是为了将各个底层模块连接在一起完成整个的发送和接受过程，只是做模块的声明和端口声明，不做任何的逻辑处理。由波特率产生模块、UART接收模块和UART发送模块构成。 UART发送模块的用途是将准备输出的并行数据按照基本UART帧格式加上起始位和停止位转换为发送信号串行输出。 UART接收模块的用途是根据起始位和停止位将接收到的输入串行信号将其转化为并行数据。 波特率发生模块的用途是专门产生一个等于波特率的本地时钟信号对输入数据不断进行采样，并使接收模块和发送模块保持同步。 9600Hz时，而系统的主频是50MHz的。所以这时就需要对主频时钟进行分频得到所需要的数据采样时钟和传输时钟均为9600Hz。在线RS232的8位ASCALL码为1位起始位，8位数据位，无奇偶校验位，1位停止位。 图1 总体方案设计流程图 3.实验程序和原理图 一．串口传输任意字符模块 1）顶层模块的实验程序： module uart_top(clk,rst_n,rs232_rx,rs232_tx); //顶层模块 input clk; //系统时钟输入信号50MHz input rst_n; //复位信号，低有效 input rs232_rx; //串行数据输入信号 output rs232_tx; // 串行数据输出信号 wire bps_start1,bps_start2; //接收到数据后，波特率时钟启动信号置位 wire clk_bps1,clk_bps2; // 高电平时为接收或者发送数据位的中间采样点 wire [7:0]rx_data; //接收数据寄存器，保存接收到的数据直至下一个数据来到 wire rx_int; //接收数据中断信号，接收数据期间始终为高电平 speed_select speed_rx(.clk(clk),.rst_n(rst_n),.bps_start(bps_start1),.clk_bps(clk_bps1)); //数据接收波特率选择模块 uart_rx uart_rx(.