EDA技术实践课程设计--24进制计数器.docVIP

东 北 石 油 大 学 EDA技术实践课程设计 年 7月 25日 EDA技术实践课程设计任务书 课程 EDA技术实践课程设计 题目 24进制计数器 学号 主要内容： 1.熟练掌握Quartus II软件的使用。 2.熟练掌握在QuartusII平台上用原理图或者VHDL语言进行电路设计的方法。 3.学会用例化语句对EDA电路设计中顶层电路进行描述。 基本要求： 熟悉仿真开发软件Quartus II的使用； 根据功能要求，用原理图或文本输入方式完成设计； 用Quartus II做波形仿真调试； 下载至EDA试验仪调试设计。 主要参考资料： [1]潘松，黄继业. 《EDA技术实用教程》［M］.2002. [2]卢杰，赖毅. 《VHDL与数字电路设计》［M］.2001. [3]张明. 《Verilog HDL实用教程》［M］1999. [4]郑家龙，王小海，章安元. 《集成电子技术基础教程》［M］2002. [5]王金明，杨吉斌. 《数字系统设计与Verilog HDL》［M］2002. 完成期限 指导教师 专业负责人 年 7 月18日 目　录 1 设计 1 2 方案选择与电路原理图的设计 1 2.1 24进制计数器的基本原理 1 2.2 设计流程图 1 2.3 原理图 1 3 74LS161元件说明 2 3.1 简介 2 3.2 74ls161管脚图与介绍 2 3.3 74ls161功能表 3 3.4 74ls161主要特点 3 4 设计过程 4 4.1新文件的建立 4 4.2 宏功能模块的使用 5 4.3 普通元件的添加 8 4.4 电路连接 9 5 功能仿真 9 6 出现的问题及调试方法 11 7 总结 11 参考文献 12 附录 VHDL语言编写的该程序清单 13 1 设计 设计一个二十四进制计数器，计数状态从0~23，要求有译码显示。 2 方案选择与电路原理图的设计 2.1 24进制计数器的基本原理74ls161为主，其中一个为输出结果的低四位，另一个为输出结果的高4位，低四位从0000到1001（即十进制的九）然后置0000?并且高四位加1，如此到高四位为0010，第四位为0011，这时计数到23，进位信号输出1，同时8位输出同时置0； 2.2 设计流程图 图2.1 设计流程图 2.3 原理图由74ls161和一个与非门构成的最基本的24计数器原理图 4LS161元件说明 74LS161是常用的四位二进制可预置的同步加法计数器，它可以灵活地运用在各种数字电路，以及单片机系统种实现分频器等很多重要的功能 3.2 74ls161管脚图与介绍管脚图介绍：时钟CP和四个数据输入端P0~P3清零/MR使能CEP，CET置数PE数据输出端Q0~Q3以及进位输出TC. (TC=Q0·Q1·Q2·Q3·CET) 图3.1 74ls161管脚图 图3.2 74ls161的逻辑符号 3.3 74ls161功能表 表3-1 74ls161功能表 输入 输出 CR LD CTP CTT CP D3 D2 D1 D0 Q3 Q2 Q1 Q0 0 X X X X X X X X 0 0 0 0 1 0 X X ↑ d3 d2 d1 d0 d3 d2 d1 d0 1 1 0 1 X X X X X 保持 1 1 X 0 X X X X X 保持 1 1 1 1 ↑ X X X X 计数 从74LS161功能表功能表中可以知道，当清零端CR=“0”，计数器输出Q3、Q2、Q1、Q0立即为全“0”，这个时候为异步复位功能。当CR=“1”且LD=“0”时，在CP信号上升沿作用后，74LS161输出端Q3、Q2、Q1、Q0的状态分别与并行数据输入端D3，D2，D1，D0的状态一样，为同步置数功能。而只有当CR=LD=EP=ET=“1”、CP脉冲上升沿作用后，计数器加1。74LS161还有一个进位输出端CO，其逻辑关系是CO= Q0·Q1·Q2·Q3·CET。合理应用计数器的清零功能和置数功能，一片74LS161可以组成16进制以下的任意进制分频器。 3.4 74ls161CR＝0CP），4个触发器的输出全为零。 （2）同步并行预置数功能 在CR＝1LD＝0D3，D2，D1，D0Q3～Q0CP脉冲上升沿相配合，故称为同步置数。 （3）保持功能 在CR