EDA实验四个.doc

本科实验报告 课程名称： EDA技术与FPGA应用技术 实验项目： 实验一 1位全加器 实验二 2位十进制计数器 实验三 显示译码器 实验四 4位加法计数器 实验地点： 电机馆三层跨越机房 专业班级： 电子信息工程1201班 学 号： 2012001422 学生姓名： 指导教师： 张 文 爱 2015年 7 月 4日 实验一 一位全加器 一、实验目的 1．熟悉ispDesignEXPERT System原理图设计流程的全过程。 2．学习简单组合电路的设计方法、输入步骤。 3．学习层次化设计步骤。 4．学习EDA设计的仿真和硬件测试方法。 二、实验原理 1位全加器可以用两个半加器及一个或门连接而成。 三、实验任务 1．用原理图输入方法设计半加器电路。 2．建立顶层原理图电路。 3．对全加器电路进行仿真分析、引脚锁定、硬件测试 四、实验步骤 1、建立设计项目： a、启动 b、创建设计项目 c、选择器件 2、原理图源文件输入： a、增加原理图输入源文件 b、添加元器件符号 c、添加输入、输出符号 d、连线 e、连线命名 f标记输入、输出 g、定义元器件的属性 h、保存已完成的设计 3、功能和时序仿真 a、建立波形仿真源文件 b、编辑波形文件 c、功能、时序仿真 4、器件适配 5、器件编程 a、结构文件 b、添加JEDEC文件 c器件编程 一、实验目的 1、熟悉Quartus II的原理图设计流程全过程。 2、学习简单时序电路的设计方法。 3、学习EDA设计的时序仿真和硬件测试方法。 二、实验原理 2位十进制计数器参考原理图如图所示，也可以采用其他元器件实现。 三、实验任务 1、设计2位十进制计数器电路。 2、在EDA环境中输入原理图。 3、对计数器进行仿真分析、引脚锁定、硬件测试。 四、实验步骤 1、设计电路原理图 设计含有时钟使能及进位扩展输出的十进制计数器。可以选用双十进制计数器74LS390或者十进制计数器74LS160和其他一些辅助元件来完成 2、计数器电路的实现 按照电路图进行连线，完成完整的实验原理图。绘制过程中应特别注意图形设计规则中信号标号和总线的表达方式。若将一根细线变成一粗线显示的总线，可以先单机使其变红，再选Option选项中的Line Style；若在某线上加信号标号，也应该点击该线某处使其变成红色，然后键入标号名称，标有相同标号的线段可视为连接线段，不必直接连接。总线可以以标号方式进行连接。、实验 电路图 管脚图 仿真下载成功图 实物结果 实验三 显示译码器 实验目的 学习七段数码显示译码器设计 学习进程PROCEE和case语句的设计方法 熟悉VHDL文本输入设计的流程 实验原理 设计共阴极数码管的七段显示译码器电路，VHDL参考程序如下 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL ENTITY yima7 IS PORT(A:IN STD_LOGIC_VECTOR(3 DOWNTO 0); LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)); END; ARCHITECTURE one OF DECL7S IS BEGIN PROCESS(A) BEGIN CASE A IS WHEN 0000= LED7S =0111111; WHEN 0001= LED7S =0000110; WHEN 0010= LED7S =1011011; WHEN 0011= LED7S =1001111; WHEN 0100= LED7S =1100110; WHEN 0101= LED7S =1101101; WHEN 0110= LED7S =1111101; WHEN 0111= LED7S =0000111; WHEN 1000= LED7S =1111111; WHEN 1001= LED7S =1101111; WHEN