第5章数字逻辑电路祥解.ppt

1、数码寄存器 CP 1D C1 Q0 Q0 D0 1D C1 Q1 Q1 D1 1D C1 Q2 Q2 D2 1D C1 Q3 Q3 D3 FF0 FF1 FF2 FF3 注：数码寄存器除了具有代码存储功能外，通过增加控制电路，可增加数码寄存器的功能，如清0、送数和保持等功能。 ※ 数码寄存器集成芯片74LS175 (a) 逻辑符号 (b) 引脚排列图 例5 如图是一种可用于4人竞赛的抢答器，试分析电路的工作原理。 解：4路竞赛抢答器采用了74LS175数码寄存器，电路的工作过程如下： 端全部为1，与非门G1输出为0， G2输出为1， G3打开，时钟脉冲（由主持人控制）通过G3门进入C端，如果四个按钮均没按下，则四个发光二极管仍然都不亮。 （1）触发器置0 在抢答前先将触发器置0，即在 端输入负脉冲，四个 D触发器的输出端Q1~Q4=0，LED1- LED4四个发光二极管都不亮，但 例5 如图是一种可用于4人竞赛的抢答器，试分析电路的工作原理。 解：（2）抢答 若 S1先被按下，则 D1＝1使Q1 =1，发光二极管亮；由于 =0，G1门输出为1， G2门输出为0， G3门被封锁，C端接收不到时钟脉冲，所以四个D触发器各自保持原来的输出状态，即使再有其他按钮 按下，由于没有CP脉冲，各触发器的状态不会改变，仍然只有第一路的灯亮，实现了竞赛抢答功能。 （2）按数字的增减趋势 （1）按计数进制 　 （3）按触发器是否由 同一计数脉冲控制　 　　计数器主要用于对时钟脉冲计数，分频、定时的时序电路 二进制计数器 二-十进制计数器 Ｍ进制计数器 加法计数器 减法计数器 可逆计数器 同步计数器 异步计数器 5.3.3 计数器 CP Q3 Q2 Q1 Q3 Q2 Q1 0 1 2 3 4 5 6 7 8 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 1 1 1 1 0 1 0 1 1 0 0 0 1 1 0 1 0 0 0 1 0 0 0 1 1 1 ① 每来一个CP的下降沿时，Q1翻转一次； ② 每当Q1由1变0， Q2翻转一次； ③ 每当Q2由1变0， Q3翻转一次； 1、二进制计数器 加法 减法 规律： 由JK触发器构成的三位异步二进制计数器 Q1 Q2 Q3 1 4 7 8 CP 四分频 八分频 二分频 （1）异步二进制计数器 由D触发器构成的三位异步二进制计数器 小结：异步计数器的各触发器的时钟脉冲端不是全都连接在CP上，其动作有先后之分，但其电路结构较这简单。 （2）同步二进制计数器 所谓“同步”是各触发器的时钟端 CP 都连接在一起，即触发器的状态变换和计数脉冲同步，这是与“异步”的不同之处，同步计数器的速度比异步计数器快。 四位同步二进制加法计数器 ※ 四位同步二进制加法计数器集成芯片74161 (a) 逻辑符号 （b）引脚排列图 D0~ D3：并行输入数据端 Q0~Q3：计数器状态输出端 异步清零端 同步置数端 CO：进位信号输出端 EP、ET：工作状态控制端 CP：时钟脉冲端 74LS161逻辑功能表 ①异步清零功能。当 =0时，计数器异步清零：即所有触发器立刻清零，计数器输出状态Q3Q2Q1Q0=0000。 ②同步并行置数功能。当 时，在CP上升沿的作用下，并行输入数据D3 D2 D1D0，使计数器的输出端状态Q3Q2Q1Q0 = D3 D2 D1D0 。 ③保持功能。当 时，若ET·EP=0，则计数器将保持原来状态不变。对于进位输出信号则会有两种情况：ET=1，CO= Q3Q2Q1Q0；若ET=0，CO=0。 74LS161逻辑功能表 ④计数功能。当 时，若ET=EP=1，则在时钟脉冲CP上升沿的连续作用下，计数器的Q3Q2Q1Q0状态将按0000→0001→0010→0011→0100→0101→0110→ 0111→1000→1001→1010→1011→1100→110