第讲可编程逻辑器件.pptVIP

PLD器件(Programmable Logic Device) PLA(Programmable Logic Array) PAL(Programmable Array Logic) GAL(Generic Array Logic) EPLD(Erasable Programmable Logic Device) FPGA(Field Programmable Gate Array） CPLD（Complex Programmable Logic Device） ISP(In System Programmable) 3.按结构特点分类 （1）基于乘积项结构的PLD器件 所有的低密度PLD器件—— PROM/PLA/PAL/GAL EPLD/绝大多数CPLD 特点：与或阵列结构；掉电数据不丢失；容量小 (2)基于查找表结构的PLD器件 绝大多数FPGA器件 特点：SRAM结构；掉电数据丢失，需外挂存储器； 容量大 * * * * * OLMC输出逻辑宏单元，包含触发器，可以实现时序电路 * * 宏功能模块又叫宏单元，每个宏单元由类似PAL的电路块构成 * PIA为可编程连线陈列 * * * * * * * * * * * * * * * * * * * * * * * * FPGA器件的内部结构示意图 典型FPGA的结构 XC4000器件的CLB结构 Cyclone器件的LE结构（普通模式） 典型FPGA的结构 边界扫描电路结构 为了解决超大规模集成电路（VLSI）的测试问题，自1986年开始，IC领域的专家成立了“联合测试行动组”（JTAG，Joint Test Action Group），并制定出了IEEE 1149.1边界扫描测试（BST，Boundary Scan Test）技术规范 2.7 边界扫描测试技术 引 脚 描 述 功 能 TDI 测试数据输入(Test Data Input) 测试指令和编程数据的串行输入引脚。数据在TCK的上升沿移入。 TDO 测试数据输出(Test Data Output) 测试指令和编程数据的串行输出引脚，数据在TCK的下降沿移出。如果数据没有被移出时，该引脚处于高阻态。 TMS 测试模式选择(Test Mode Select) 控制信号输入引脚，负责TAP控制器的转换。TMS必须在TCK的上升沿到来之前稳定。 TCK 测试时钟输入(Test Clock Input) 时钟输入到BST电路，一些操作发生在上升沿，而另一些发生在下降沿。 TRST 测试复位输入(Test Reset Input) 低电平有效，异步复位边界扫描电路(在IEEE规范中，该引脚可选)。 边界扫描IO引脚功能 2.8 FPGA/CPLD的编程与配置 未编程前先焊接安装 减少对器件的触摸和损伤 不计较器件的封装形式 系统内编程--ISP 样机制造方便 支持生产和测试流程中的修改 在系统现场重编程修改 允许现场硬件升级 迅速方便地提升功能 ISP功能提高设计和应用的灵活性 下载接口引脚信号名称 引脚 1 2 3 4 5 6 7 8 9 10 PS模式 DCK GND CONF_DONE VCC nCONFIG - nSTATUS - DATA0 GND JATG模式 TCK GND TDO VCC TMS - - - TDI GND 2.8 FPGA/CPLD的编程与配置 USB-Blaster下载电缆 JTAG方式的在系统编程 CPLD编程下载连接图 JTAG方式的在系统编程 多个MAX器件的JTAG链配置方式 FPGA器件的配置 Cyclone器件的AS模式配置电路 FPGA专用配置器件 EPCS器件配置FPGA的电路原理图 使用单片机配置FPGA 微处理器PS模式配置FPGA的电路连接图 2.9 FPGA/CPLD器件概述 Lattice公司CPLD器件系列 ispLSI器件的结构与特点 （1）采用UltraMOS工艺。 （2）系统可编程功能，所有的ispLSI器件均支持ISP功能。 （3）边界扫描测试功能。 （4）加密功能。 （5）短路保护功能。 2.9 FPGA/CPLD器件概述 Lattice公司CPLD器件系列 ispMACH4000系列 Lattice EC ECP系列 ispMACH4000系列CPLD器件有3.3V、2.5V 和 1.8V 三种供电电压，分别属于 ispMACH 4000V