实验三 秒表的设计.docVIP

实验三 秒表的设计 一、实验目的： 1、 熟练利用VHDL语言进行数字系统设计； 2、 掌握数字系统的设计方法——自顶向下的设计思想； 3、 掌握计数器的设计与使用； 4、 根据秒表的功能要求设计一个秒表。 二、实验设备： PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干 三、实验要求： 1、 有秒、分计数输出； 2、 有清零端和计数使能端。 四、实验原理： 秒表要求有两个功能按钮：一个是计数和停止计数按钮，当第一次按下此按钮时，秒表开始计数，再一次按下时，秒表停止计数；另一个是清零按钮，当按下此按钮时，秒表清零。 秒、分都是60 进制计数，所以必须采用两个60 进制的计数器，控制逻辑主要是用来实现计数和清零。基本方框图如下： 程序： Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity cnt60 is Port(enable:in std_logic; clr:in std_logic; Clk:in std_logic; Qhs:buffer std_logic_vector(3 downto 0); Qls:buffer std_logic_vector(3 downto 0); Qhm:buffer std_logic_vector(3 downto 0); Qlm:buffer std_logic_vector(3 downto 0) ); End entity cnt60; Architecture art of cnt60 is signal a:std_logic; Begin a=1when(qhs=0101and qls=1001and enable=1)else0; Process(clk,clr,enable) is Begin If(clr=0)then Qhs=0000; Qls=0000; Elsif(clkevent and clk=1)then if(enable=1)then If(qls=9)then Qls=0000; If(qhs=5)then Qhs=0000; Else Qhs=qhs+1; End if; Else Qls=qls+1; End if; End if; End if; End process; Process(a,clr,enable，clk) is Begin If(clr=0)then Qhm=0000; Qlm=0000; Elsif(clkevent and clk=1)then if(a=1)then if(clr=1)then If(qlm=9)then Qlm=0000; If(qhm=5)then Qhm=0000; Else Qhm=qhm+1; End if; Else Qlm=qlm+1; End if; End if; End if; End if; End process; End architecture art; 六、仿真波形