电子电路信号完整性及影响因素.pptVIP

合肥工大理学院 刘士兴 第1章 基本知识 1-1 信号与信号完整性（Signal Integrity） 1-2 频率与时间 1-3 时间与距离 1-4 集总系统与分布系统 1-5 -3dB频率与上升时间 1-6 四种电抗 1-7 高速数字系统中的电阻、电容和电感元件 1-1 信号与信号完整性（Signal Integrity） 信号：使用非常广泛。从信息论的角度，信号是信息的一种物理体现，是信息的载体。广义地信号定义为一个随时间（和位置）变化的物理量。 模拟信号：在规定的连续时间范围内，信号幅度值可以取连续范围的任意数值。简单地讲：是指时间和幅度均是连续的物理量。 数字信号：在时间和幅度上都量化后取得的信号。它是以某种时间间隔依次出现的数字序列。简单地讲：是指时间和幅度均是离散的物理量。 一. 数字信号 1. 理想的数字信号 数学模型1： 2. 实际的数字信号 上升时间（tr）: 数字信号上升沿中对应满幅度电压的10%—90%处的时间间隔。 下降时间（tf）: 数字信号下降沿中对应满幅度电压的90%—10%处的时间间隔。 上冲（Overshoot）:上冲又被称为过冲。它指的是沿着信号边沿的跳变方向，信号波形中超出稳定的“1”或“0”状态电平的部分。对于上升沿，是从“0”到“1”的跳变，在高电平处高于逻辑电平“1”稳定电压值的部分。对于下降沿，这应是从“1”到“0”的跳变，在低电平处低于逻辑电平“0”电压稳定值的部分。 下冲（Undershoot）:又称反冲。指信号在过冲后，又沿着跳变方向的反方向，信号波形越过稳定的“1”或“0”状态电平的部分。对于上升沿，即：从“0”到“1”的跳变，信号上冲后，反过来又低于逻辑电平“1”的稳定电压值的部分。对于下降沿，即：从“1”到“0”的跳变，信号过冲后，反过来又高于逻辑电平“0”的电压稳定值的部分。 占空比（Duty Cycle）：时钟信号在一个周期内的高低电平的时间宽度之比。一般用百分比来表示，如果信号脉宽t,周期T,则占空比为（t/T*100％）。 振铃（Ring）:信号发生连续多次的上冲和下冲所形成的震荡。其振幅应是一次比一次小，逐渐趋于零。 噪声容限（Noise Margin） ：是量度逻辑电路在最坏工作条件下的抗干扰能力的直流电压指标, 它规定了ECL电路在稳定状态时允许的最大噪声。定义为最差输入逻辑电平值(VIHmin或VILmax)与在这种输入条件下所能保证的最差输出逻辑电平值(VOHmin或VOL max)之差。这里有两个噪声容限定义：表示高电平状态时的噪声容限, 表示低电平状态时的噪声容限。 二. 信号完整性 信号完整性涉及到两个方面：信号波形的完整性和时序的完整性。 信号波形的完整性：经常提及的术语即上述的五个基本概念，这就是：信号的上升时间；下降时间；上冲；下冲；振铃；以及接收端的信号还存在多大的噪声容限。 时序完整性主要关注的是同步时序方程是否能满足。经常涉及到是时序偏差（Skew）和抖动(Jitter)的概念。 时序偏差：时序信号的理想“沿变”和实际上的“沿变” 之差。 在实际系统中，造成时序信号的“沿变”与理想“沿变”存在差别的一个主要原因是逻辑器件的信号传输延迟时间上存在着差别。因此，人们也常直观地将时序偏差定义为器件输出时序信号的传输延迟之差。 两类时序偏差：从更广义的角度出发，由于器件之间连线延迟的不同，或者负载条件的不同，都有可能引起时序信号的实际“沿变”与理想的“沿变”不同。可以分为两类。 内部时序偏差（Intrinsic Skew）：由逻辑器件内部产生，表现为逻辑器件输出之间信号延迟上的差别。 外部时序偏差（Extrinsic Skew）：由于连线延迟和负载条件不同引起的延迟差别。 时序抖动：当实际信号的边沿与理想时序边沿的偏离由于受某种因素（如噪声、串扰、电源电压变化等）不断发生变化时，而且这种变化是随机的，这种现象就是我们常说的时序抖动，或者说时序晃动。这种偏离相对于理想位置可能是超前，也可能是滞后的，时序抖动的数值表示通常有两种： 1. 时钟抖动的最大值，即峰-峰值（Peak-Peak），单位：ps 2. 时钟抖动的均方根值，即所谓的标准方差（σ），单位：ps 数字信号的边沿抖动，对系统的影响可以认为是一种动态行为，或者说其影响是随机的，对系统性能破坏更大，尤其是时钟信号的抖动，常常是制约高速数字系统性能的根本因素。 实际的数字信号 要点： 在高速数字系统设计时，实际的数字波形必须考虑。既：要保持信号的完整性。 信号完整性涉及到两个方面：波形完整性和时序完整性。 波形完整性要素： 上升和下降时间. 上冲和下冲. 振铃. 噪声容限. 占空比 时序完整性要素： 同步时序方程. 时序偏差.