第四章_组合逻辑电路.pptVIP

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2015-09-12 发布于广东
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第四章_组合逻辑电路.ppt

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分析过程一般包含4个步骤：对组合电路组件的要求实例2：3 — 8线译码器例1：试用译码器和门电路实现逻辑函数：四位数码比较器的真值表：由此画出用与非门组成的半加器。作业:4.1.3、 4.1.44.2.6、4.2.94.4.6、4.4.7、4.4.20、4.4.21（2）、4.4.29 串联方式:用2片74HC85组成8位二进制数比较器。 A0 B0 A1 B1 A2 B2 A3 B3 74HC85（1） IAB IAB IA=B FA=B FAB FAB A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 74HC85（2） FA=B FAB FAB A4 B4 A5 B5 A6 B6 A7 B7 “1” IAB IAB IA=B FA=B FAB FAB 比较过程：（1）高四位先比较，依次从A7B7→ A4B4比较 AB 时，FAB＝1→ IAB＝1→FAB＝1 ；（2）低四位比较，依次从A3B3→ A0B0比较如果结果： 1 1 AB 时，FAB＝1→ IAB＝1→FAB＝1 ；串联方式:用2片74HC85组成8位二进制数比较器。 A0 B0 A1 B1 A2 B2 A3 B3 74HC85（1） IAB IAB IA=B FA=B FAB FAB A0 B0 A1 B1 A2 B2 A3 B3 A0 B0 A1 B1 A2 B2 A3 B3 74HC85（2） FA=B FAB FAB A4 B4 A5 B5 A6 B6 A7 B7 “1” IAB IAB IA=B FA=B FAB FAB 比较过程：（1）高四位先比较，依次从A7B7→ A4B4比较 AB 时，FAB＝1→ IAB＝1→FAB＝1 ；（2）低四位比较，依次从A3B3→ A0B0比较如果结果： 1 1 AB 时，FAB＝1→ IAB＝1→FAB＝1 ； A＝B 时，FA=B＝？因为没有考虑更低位的比较，所以，此时不再比较下去，且其IAB和IAB均为0，而IA=B取1。 → IA=B＝1→FA=B＝1 ； 0 0 B0 A0 B1 A1 B2 A2 B3 A3 74HC85(4) IAB IAB IA=B FA=B FAB FAB B0 …B3 A0 … A3 B0 ~B3 A0~ A3 IAB IAB IA=B 1 0 0 B0 …B3 A0 … A3 B4 ~B7 A4~ A7 IAB IAB IA=B 1 0 0 B0 …B3 A0 … A3 B8 ~B11 A8~ A11 IAB IAB IA=B 1 0 0 B0 …B3 A0 … A3 B12 ~B15 A12~ A15 IAB IAB IA=B 1 0 0 FAB FAB FAB FAB FAB FAB FAB FAB 1 0 0 74HC85(3) 74HC85(2) 74HC85(1) 74HC85(0) FA=B FAB FAB 并联方式：用5片74HC85组成16位二进制数比较器并联方式比串联方式的速度快。 1 1 1 1 1 1 Y D0 D1 D2 D3 A0 A1 S 0 1 D0 0 0 0 “与”门打开，选择器工作。由控制端决定选择哪一路数据输出。选中 D0 0 0 1 1 0 0 由逻辑图写出逻辑表达式 74153功能表使能选通输出 S A0 A1 Y 1 0 0 0 0 0 0 1 1 0 0 1 1 0 D3 D2 D1 D0 ? ? 1S A1 1D3 1D2 1D1 1D0 1Y 地 74153 (双4选1) 2D3 2D2 2D1 2D0 2Y A0 2S VCC 15 14 13 12 11 10 9 16 1 3 2 4 5 6 7 8 实例2：集成数据选择器74X151（8选1数据选择器）禁止选择 0 3 D D D 0 2 1 3 D D 0 D D E D D 6 4 D D 7 5 1 S S 2 S 0 1 ≥1 1 Y Y 1 1 1 1 1 1 4 1 2 3 5 6 7 15 16 GND 74151 8 9 10 11 12 14 13 4 S 0 2 S 1 S D 5 D 6 D D 7 D 2 1 Y Vcc E Y 实例2：集成数据选择器74X151（8选1数据选择器） 8个与门正常工作，8选1 1 3 D D D 0 2 1 3 D D 0 D D E D D 6 4 D D 7 5 1 S S 2 S 0 1 ≥1 1 Y Y 1 1 1 1 1 1 4 1 2 3 5 6 7 15 16 GND 74151 8 9 10 11 12 14 1