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高速PCB设计的布局布线优化方法 高速PCB设计|pcb设计|pcb layout|pcb design|SI仿真|EMC设计|PCB生产|承接PCB外包设计|PCB制板焊接加工|-中国电子工程师专业导航网站旗下-夜猫PCB工作室??? ????? 随着半导体工艺的发展，器件的工作频率越来越高，使得高速PCB的设计成为产品设计中的一个重要环节，而高速PCB设计所面临的过冲、下冲、振铃、延迟和单调性等信号完整性问题，将成为传统设计的一个瓶颈，设计人员仅仅凭经验将越来越难设计出完整的解决方案，因此设计人员只有借助一套完整的信号完整性分析工具才能准确预测并消除这些问题。下面我们结合高速PCB设计分析工具SpecctraQuest来分析以上的PCB级信号完整性问题。 　　拓扑结构对信号的影响 　　当信号在高速PCB板上沿传输线传输时遇到阻抗不匹配，将有部分能量从阻抗不连续点沿传输线传回，造成反射现象。在高速PCB设计中，有很多问题都是由反射引起的，因此应该特别注意。在高速PCB板上，一条导线已经不再是单纯的导线，而须当作传输线看待，按照传输线理论来处理。阻抗的不匹配，以及在不同分支上传输时间的不一致都会造成信号完整性问题。 图1 　　图1是一个典型的单驱动器多接收器的拓扑结构，在接收器端开路，阻抗为无穷大，因此信号在终端会发生全反射，沿传输线原路返回。串接电阻阻值为Z0，传输线阻抗为2Z02=Z01=Z0，信号沿Z01通过连接点传递到两个分支时，由于两个分支并联，因此从Z01看过去的阻抗正好为Z0，因此信号在从Z01传递到两个分支时信号不会发生反射。信号继续沿分支传递到终端，终端开路，因此信号被反射回来；由于是不平衡的拓扑结构，信号沿原路返回时就会有时间上的不一致，因此在节点处就会有信号完整性问题出现。 图2 　　采用对称的拓扑结构可以解决这个问题。结合如图2所示实际工作中的一个例子来分析，这是在一个路由器中收发器到内存的拓扑结构图，驱动器是BCM5625，接收器是存储器。 图3：元件连接的两种不同位置。 　　在图2中红圈处和蓝圈处的线长分别是1,400mil和3,550mil，由于设计工程师在设计时只考虑了零件位置的摆放而忽略了线长的影响，因此测试到的波形不太理想。将红圈处线长改为3600mil后的再测试，可以发现波形得到很大的改善(主要是单调性得到很大改善)。 　　元件位置对信号的影响 　　在高速PCB板上，零件位置的摆放不能再像在低速PCB板那样具有一定随意性，正确的位置往往对信号的影响非常大。以一个设计中的实例来分析，在如图3所示的拓扑图结构中，驱动端产生时钟信号，接收端是储存器。 　　注意到15p电容的位置是摆在33Ω电阻的后面，分析后发现电容的位置放在电阻前面会有更好的效果(红色虚线所示)，信号的波形改善较大，EMI也有所改善。如图5所示是改善前后的波形，虽然信号的过冲还有点大，但这可以通过改变串接电阻的值来改善，例如可以改为47Ω。 　　元件对EMI的影响 图4：增加30p的电容可以改善EMI特性 　　良好的系统设计不仅要求系统能正常运作，还要要求系统不能影响其它系统的正常工作，不能对其他系统造成电磁干扰，因此必须考虑EMI问题。采用Specctraquest工具也能对EMI的问题作出分析。我们仍以路由器的案例来作分析，在图4中，U13是时钟发生器，BGA1是信号接收端，另外两个接收端是测试点，红圈处的电容是实际的电容模型。对没有电容和加了电容后在BGA1端的信号频谱进行测试分析，可以看到加了一个30p的电容后EMI改善很多，但其缺点是信号的上升时间会变缓，解决方法是只要是在规定范围内选取适当的电容值。 　　不同端接对信号的影响 　　正确的端接对信号的影响非常大，如果端接不正确的话甚至会造成系统不能正确工作。如图5为某条线的终端端接方案的部分拓扑结构。 图5 ? 　　可以看到在接收端的波形存在明显的问题，甚至在阈值电压以下了。因此考虑使用另外的端接方案(在这里我们使用代文宁端接)，改善以后的拓扑图如图6所示。通过测试可以发现波形得到明显的改善，但使用代文宁端接的缺点是要消耗部分直流功耗。 图6 　　软件仿真结果和示波器测试结果比较 　　在用软件仿真得出结果后，应该将其与实际的波形作比较，然后得出相关性的结论。在实际的仿真过程中，我们会用到IC厂商提供的IBIS模型，如果模型本身没有问题，在仿真软件中的参数设置正确，得到的结果应该和示波器测量的结果出入不大。我们以英特尔的SpringDale芯片组为例说明，如图7所示是北桥芯片到DDR333内存的波形图(接收端是存储器)，红色的曲线是用示波器实际所量测到的波形； 蓝色是SpecctraQuest软件运行出来的结果，具