第三章_CPU子系统.ppt

第三章 CPU子系统 基本要求： 运算方法：补码加减法、溢出的判断、串行和并行加法原理、原码和补码一位乘法运算、浮点运算； CPU工作原理：CPU组成、总线及分类、同步和异步的概念及特点、主机与外设间的数据传送方式、时序层次划分、组合逻辑控制器的的工作原理（重点是通路结构、指令流程） 重 点：补码加减法、原码和补码一位乘法运算、并行加法、CPU组成、数据传送方式、指令流程 难 点：数据传送方式、指令流程、操作时间表 3.1 概述 一、运算部件（ALU） 3.1 概述 二、寄存器组 1、用于数据处理的寄存器 通用寄存器：用户在编程时可使用的寄存器 暂存器：用户在编程中不可使用的、由硬件系统自动使用的寄存器，如ALU输入端的锁存器或在数据传送过程中作为缓冲的寄存器C、D。 2、用于控制的寄存器 指令寄存器IR：用于存放当前所需执行的指令。在流水线方式中称为指令队列或指令栈。 程序计数器PC 程序状态字寄存器(PSW) 程序状态字寄存器 程序状态字寄存器（PSW） 主要用于表示当前程序的执行状态，或表示工作方式。 特征位：进位CY、溢出位V、零标志Z、负N、奇偶位P、中断允许I、跟踪标志T、半加进位H等。 程序优先级：以当前程序优先级作为CPU优先级 工作方式：管理态、用户态 其它信息：如系统屏蔽、保护键、中断码、指令长度等。 寄存器组 3、用于主存接口的寄存器 地址寄存器MAR：用于存放当前读取的内存单元地址。 数据缓冲寄存器MDR：与主存或外设进行数据交换的接口。 MAR、MDR对编程用户是“透明”(即不可见)的。 3.1 概 述 三、总线 数据通路结构：CPU中的运算器和寄存器如何进行连接，连接后相应的数据传送结构称为数据通路结构，一般采用总线结构，这是CPU总体结构的核心问题。 总线是一组能为多个部件分时共享的公共信息传送线路，可分时接收和分配信息。 共享：所有连接到总线的部件都有可以使用总线进行数据传输。 分时：各部件是以轮流的方式使用总线。 分时接收：同一组总线在同一时刻只能有一个发送源；而在同一时刻可以有多个接收源。 总线 总线按位置分类 CPU内总线：用于连接ALU和寄存器的总线称为ALU总线。 部件内总线：用于连接微处理器、局部存储器等芯片。 系统总线：分为地址总线AB、数据总DB、控制总线CB。 系统外总线：用于各主机间的连接。 3.1 概 述 四、时序系统 1、时序信号 指令的执行过程是由若干步数据通路的传输组成，各步间必须严格按照一定的顺序进行。为了标志各步的顺序即CPU要完成协调控制，必须要有标志顺序的时间信号或时序信号。 时序信号的层次划分 指令周期 工作周期 时钟周期(节拍) 定时脉冲 时序系统 2、时序系统 产生时序信号的部件称为时序部件或时序系统。由一个脉冲源和一组计数分频逻辑所组成。 脉冲源：又称主振荡器，其产生的脉冲频率即称主频，提供CPU的时钟基准。机器加电即开始工作,但CPU启动后输出才有效 分频：以主振为基准产生频率小(周期长)的时钟信号。 启停控制逻辑：保证可靠完整地输出脉冲信号。 总清信号：即RESET信号，由启停控制线路加电时产生。 3.1 概 述 五、时序控制方式 主要考虑三个问题： 操作与时序间的关系，即时序控制方式； 指令间的衔接方式； 如何形成所需的时序信号，即时序系统 时序控制方式 同步控制方式 异步控制方式 时序控制方式 1、同步控制方式 各项操作与统一的时序信号同步。 时间分配(划分)：确定基本操作的时间单位—时钟周期。具有统一（的时钟源）、固定的时钟周期（长度）是同步方式的最基本的特征。 同步定时：由同步打入脉冲(CP)确定数据打入的数据的时刻。 各部件间的协调：由CPU提供统一的时序信号。 同步控制方式 应用： CPU内部、各部件内部； 总线上连接的相互距离近、工作速度差别不大的设备间 优点：控制简单 缺点：效率低。 时序控制方式 2、异步控制方式 概念 是指各项操作按其需要选择不同的时间，不受统一的时钟周期的限制； 操作间的衔接与各部件间的信息交换采用应答工作方式 特征 无统一的时钟周期划分(但有时钟周期)和同步定时信号 存在申请、响应、询问、回答的应答关系。 异步控制方式 应答工作方式 主设备：申请总线的设备。 从设备：响应主设备请求的设备。 主设备申请总线，CPU批准 主设备询问从设备 从设备回答准备好 主、从设备进行数据交换 完毕，主设备释放总线 应用 工作方式、工作速度差异大的设备间的数据传送控制，如总线的各设备间的操作控制。 优点：时间紧凑，能实现按需分配时间。 缺点：控制复杂。 异步控制方式 实际中应用的一些变化 不同指令的执行时间长度不同，但仍属同步方式，因指令的执行存在固定的时钟周期的划分。 总线