哈佛体系结构的Cache控制器设计.pdfVIP

维普资讯 第30卷 第22期 计 算 机 工 程 2004年l1月 o1．3o № 22 ComputerEngineering November2004 · 基金项 目论文 · 文章编号：1000--3428(2004)22—Il037—l3 文献标识码：A 中圈分类号。TP303 哈佛体系结构的Cache控制器设计 谢学军，叶以正，王进祥，喻啊艳 (哈尔滨工业大学微电子中心，哈尔滨I5000I) 摘 要：对所设计的Cachc控制器的地址映像、CacheMemory的访问流程以及Cache的替换算法和写策略进行了介绍，并分析了Iu与Cache控 制器的一致性及猝发访问的产生等设计中的关键问题。该设计已嵌入到Li 系统的设计 巾，通过了FPGA原型验证并用TSMC)(25u,mCMOS 工艺流片。 关健词：哈佛体系结构；ICachc；DCache；控制器；猝发访问 Desi~n0fCacheControllerwithHarvardArchitecture XIE Xuejall，YEYizheng，WANGJinxiang，YUMingyan (MicroclcctronicsCenter，HarbinInstituteofTccI1nologff (HIT)，HarbinI5000I) IAbstractlThepaperpresentshtecachccontroller|lOITIfollowingaspect：theaddress—mapping，thecacheaccessingflow，thereplacedalgorithmand thepolicyon、、riteIn[SSCSThekcyissuesindesign，suchashow tokeeptheconsistencybetweenhteIU andcachenadhoxxtoproduceaburstmelno~ accessing,arcalsoanalyzedinthepapc1．Thecachecontrollelh‘asbeencmbeddcdiI1[oLilacsystem 、、hichvcrifiedb’FPGA andmanulhcturedusing TSMC0．25,umCMOStechnology． IKeywords】Harvardarchitecture；1Cache；DCache；Controllcl；‘Burstaccessing 在计算机体系结构中，CPU的速度与主存速度相差很 佛体系结构。在这种结构中设置两个独立的存储器分别存放 大，使得存储层次对计算机的性能起着至关重要的影响。假 指令和数据，使指令访问和数据访问的操作可以并行执行， 设计算机CPU采用的频率是3GHz(32位)，存储器的频率为 最大限度地减少了访存冲突。 200MHz，并假设CPU不采用指令级并行技术(CPU每个时钟 Cache子系统由4个部分组成：ICacheMemory．，DCache 周期输出一条指令)，那么CPU平均0．33ns就能处理一条指 Memory，ICache控制器，DCache控制器。ICacheMemory和 令，而主存每5ns才能提供一条指令。如果考虑指令级并行 ICache控制器组成哈佛体系结构的指令Cache，DCache 技术或多CPU结构，则二者之间的差距会更大。虽然 目前采 Memeory和DCache控制器组成哈佛体系结构的数据Cache。 用先进的设计及制造技术(例如采用双数据速率存储器)，试 两个CacheMemory都采用三端 口的SRAM，可以同时进行两 图弥补存储器与CPU之间存在的差距，但从 目前的情况来 读一写操作。 看，存储器的速