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Verilog 模型的不同抽象级别 第一课时 Verilog 模型可以是实际电路中不同级别的抽象。所谓不同级别的抽象是指 同一个物理电路，可以在不同的层次上用Verilog 语言来描述它。如果只从行为 和功能的角度来描述一个电路模块，就称为是行为模块；如果从电路结构的角度 来描述该电路模块，就称为结构模块。Verilog 语法支持数字电路系统的五种不 同描述方法，分别是： 1. 系统级（system ）； 2. 算法级（algorithmic ）； 3. RTL 级（Register-Transfer-Level ）； 4. 门级（gate －level ）； 5. 开关级（switch－level ）。 系统级、算法级和RTL 级是属于行为级的。门级是属于结构级的。 1.1 门级结构描述 一个逻辑电路是由许多逻辑门和开关所组成的，因此用基本逻辑门的模型来描述逻辑 电路结构是最直观的。Verilog 提供了一些描述门类型的关键字，可以用于门级结构建模。 1.1.1 常用门级结构及其说明语法 Verilog 中有关门类型的关键字共有26 个，这里我们只介绍最常用的8 个。分别为： and －与门； nand －与非门； nor －或非门； or －或门； xor －异或门； xnor －异或非门； buf －缓冲器； not －非门； 门与开关的说明语法可以用标准的声明语句格式和一个简单的实例引用加以说明。门 声明语句的格式如下： 门的类型 〔延时 〕 门实例 ； 门的类型是门声明语句所必须的，就是上面提到的8 个类别。延时是可选项，为该门 所具有的延时值。门实例是声明这种类型的门的名称及其端口定义。下面用一个具体的例子 来说明门类型的引用： nand #10 nd （a,data,clock,clear ）； 该例说明了在模块中使用了一个名为nd 的与非门（nand ），输入为data，clock 和clear， 输出为a，输出与输入的延时为10 个单位时间。 下面我们通过一个Verilog 语言描述的D 型主从触发器模块，学习门级结构建模的基 本方法。 例：用基本逻辑单元组成触发器 module flop(data,clock,clear,q,qb); input data,clock,clear;//定义输入端口 output q,qb;//定义输出端口 //用基本门搭建D 型触发器 nand #10 nd1 （a,data,clock,clear ），//结束时用逗号，最后用分号 nd2 （b,ndata,clock ）， nd4 （d,c,b,clear ）， nd5 （e,c,nclock ）， nd6 （f,d,nclock ）， nd8 （qb,q,f,clear ）； nand #9 nd3 （c,a,d ）， nd7 （q,e,qb ）； not #10 iv1 （ndata ，data ）， iv2 （nclock ，clock ）； endmodule 在这个 Verilog 结构描述模块中，flop 定义了模块名，设计上层模块时可以用模块名 （flop ）调用这个模块。上述模块的电路结构图如下： 图1 D 型主从触发器的电路结构图 1.2 行为描述建模 上面描述的门级结构的建模，我们可以用比较抽象的Verilog 描述方法来建立模型。下 面通过行为描述和门级描述对带清零端的4 位寄存器建模来说明两种描述层次的区别。 例：行文描述带清零端的4 位寄存器 module hardreg(d,clk,clrb,q) ； input clk,clrb ； input [3:0] d ； outpu