【精品】编写和验证简单的组合逻辑.pdfVIP

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2017-09-29 发布于广东
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【精品】编写和验证简单的组合逻辑.pdf

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编写和验证简单的组合逻辑第一课时数字逻辑系统的实际是一个非常细致、严密和费时的复杂过程。设计过程中的每个小模块都需要认真编写详细的说明，并进行严格的测试。每个部件模块的设计工作包括三部分：电路功能模块的设计；测试模块的设计；设计文档的编写和整理。测试模块的设计和文档编写是比电路模块设计更为重要的设计环节。测试是否严密和完整决定了系统设计的成败，缺少完整的设计说明文件，就不能维持设计工作的连续性，给今后的调式和维护带来困难。本节主要讲解简单组合逻辑的设计和测试模块的编写，主要学习加法器、比较器、多路器、总线操作等。 1.1 加法器大家都应该学过数字逻辑课程中的加法电路的设计，即全加器。它的真值表如下：表1 一位全加器的真值表 Xi Yi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 表中的Xi ，Yi 表示两个加数，Si 表示和，Ci-1 表示来自低位的进位，Ci 表示向高位的进位。从真值表中可以写出如下逻辑表达式：全加器和Si 的表达式也可以表示为：用Verilog 来描述加法器很简单，只需要把运算表达式写出就可以了。例如： module add_4(X,Y,sum,C); input [3:0] X,Y; output [3:0] sum; output C; assign ｛C,sum ｝＝X + Y; endmodule 而16 位加法器只需扩大位数即可。例如： module add_16 （X ，Y ，sum，C ）； input [15:0] X，Y ； output [15:0] sum； output C; assign {C,sum}=X + Y; endmodule 1.2 比较器数值大小的比较逻辑是数字电路设计中常用的一种逻辑。一位二进制的比较器是比较逻辑的基础。下表列出了二进制比较电路的真值表。表2 一位二进制比较电路的真值表 X Y XY X=Y X=Y X=Y Xy X ！＝Y 0 0 0 1 1 1 0 0 0 1 0 0 0 1 1 1 1 0 1 1 0 0 0 1 1 1 0