【精品】Verilog语法基本概念.pdfVIP

Verilog 语法基本概念 第一课时 1.1 概述 Verilog HDL 是一种用于数字系统设计的语言。用Verilog HDL 描述的电路设计就是该 电路的verilog HDL 模型，也称为模块。Verilog 模型可以是实际电路的不同级别的抽象。抽 象的级别和所对应的模型类型共有以下五种。  系统级（system-level ）：用语言提供的高级结构能够实现所设计模块的外部功能 模型。  算法级（algorithm-level ）：用语言提供的高级结构能够实现算法运行的模型。  RTL 级（register transfer level ）：描述数据在寄存器之间的流动和如何处理、控制 这些数据流动的模型。 以上三种模型属于行为描述，只有RTL 级才与逻辑电路有明确的对应关系。  门级（gate-level ）：描述逻辑门以及逻辑门之间连接的模型。 与逻辑电路有确定的连接关系，以上四种数字系统设计工程师必须掌握（重点为前三 种）。  开关级（switch-level ）：描述器件中三极管和储存节点以及它们之间连接的模型。 Verilog HDL 行为描述语言作为一种结构化和过程性语言，其语法结构非常适合算法 级和RTL 级的模型设计（系统级建模常用 systemc、systemverilog 等）。这种行为描述语言 具有以下功能：  可描述顺序执行或并行执行的程序结构；  用延迟表达式（不可综合）或事件表达式来明确地控制过程的启动时间；  通过命名的事件来触发其他过程里的激活行为或停止行为；  提供了条件如if-else，case （类似c 语言中switch ）等循环程序结构；  提供了可带参数且非零延续时间的任务（task ）程序结构；  提供了可定义新的操作符的函数结构（function ）；  提供了用于建立表达式的算术运算符、逻辑运算符、位运算符（类c 语言）。  Verilog HDL 语言作为一种结构化的语言 1.2 模块基本概念 例1 module muxtwo(out, a, b, sl); input a, b, sl;//依次为数据输入端口a、数据输入端口b 、控制输入sl 用于选择控制 output out;//数据输出端口out reg out;//定义out 为reg 型，在always 块内被赋值的对象必须定义为reg 型 always @ (sl or a or b)//当三个输入端口只要一个发生改变，则进入always 块 begin if (! sl) out = a;//如果sl 为0，则out 选择a 作为输出 else out = b;//如果sl 为1，则out 选择b 作为输出 end endmodule 图1 多路选择器 从上面代码和注释中，很容易理解上面模块的功能－实现了一个二选一多路选择器， 输出out 与输入a 一致还是与输入b 一致，有sl 的电平决定（1 代表高电平，0 代表低电平）。 例2 module adder(count, sum, a, b, cin);//分别为进位位输出端口count，和位输出端口sum， //被加数输入端口a，加数输入端口b ，前级进位位输 //入端口cin input [2:0] a, b;//位宽为3bits intput cin;//默认位宽为1bit output count; output [2:0] sum; assign {count, sum} = a + b + cin;//和数赋值为sum，进位赋值为count endmodule 例2 通过连续赋值语句描述了一个名为adder 的模块，此模块的功能实现了一个3bits 宽的加法器。从例子中可以看出整个Verilog H