第十章 工艺集成.ppt

DaiXianying第十章工艺集成第1页，共26页，星期日，2025年，2月5日*COMS集成电路：典型的双阱CMOS工艺制造的一部分双极集成电路：标准埋层双极集成电路工艺制造的一部分集成工艺：外延、氧化、扩散、离子注入、气相淀积、光刻腐蚀以及金属化等工艺CMOS与双极集成电路第2页，共26页，星期日，2025年，2月5日*10、工艺集成运用各类工艺技术形成电路结构的制造过程，称为集成电路的工艺集成。集成电路的生产过程实际上是顺次运用不同的工艺技术，最终在硅片上实现所设计的图形和电学结构的过程。第3页，共26页，星期日，2025年，2月5日*10.1集成电路中的隔离10.1.1MOS集成电路中的隔离1．自隔离由于MOSFET源、漏与衬底的导电类型不同，所以本身就是被PN结所隔离，即自隔离（self-isolated）。第4页，共26页，星期日，2025年，2月5日*2．寄生晶体管MOS集成电路中的隔离主要是防止形成寄生的导电沟道，即防止场区的寄生场效应晶体管开启。10.1.1MOS集成电路中的隔离第5页，共26页，星期日，2025年，2月5日*3．防止寄生场效应晶体管开启的方法提高寄生场效应晶体管的阈值电压，使其阈值电压高于集成电路的工作电压。通常场区的阈值电压需要比集成电路的电源电压高3-4V，以使相互隔离的两个MOSFET的泄漏电流小于1pA。10.1.1MOS集成电路中的隔离第6页，共26页，星期日，2025年，2月5日*4．提高场效应晶体管的阈值电压的方法1）、增加场区SiO2的厚度；（但是过厚的氧化层将产生过高的台阶，从而引起台阶覆盖的问题）2）、增大氧化层下沟道的掺杂浓度，即形成沟道阻挡层。10.1.1MOS集成电路中的隔离第7页，共26页，星期日，2025年，2月5日*5．局部氧化工艺（LOCOS）工艺步骤：1）SiN淀积与光刻;2）局部热氧化(LOCOS）;3）去除SiN优点：1.可以减小表面的台阶高度；2.一次光刻完成的。10.1.1MOS集成电路中的隔离第8页，共26页，星期日，2025年，2月5日*缺点：1、鸟嘴侵蚀有源区；2、不利于后序工艺中的平坦化；3、杂质重新分布。10.1.1MOS集成电路中的隔离5．局部氧化工艺（LOCOS）第9页，共26页，星期日，2025年，2月5日*1）、多晶硅衬垫（缓冲）LOCOS（PBL）

在掩蔽氧化层的SiN和衬底SiO2之间加入一层薄多晶，这样减小了场氧生长时SiN薄膜的应力，也减小了鸟嘴。6．对LOCOS隔离工艺的改进鸟嘴更小的代价是：（1）工艺的复杂性增加；（2）腐蚀的难度增大10.1.1MOS集成电路中的隔离第10页，共26页，星期日，2025年，2月5日*在SiN层的顶部和侧部嵌入多晶或非晶薄膜，然后再生长场氧，同样能减小鸟嘴。此工艺可以延伸到0.18μm，但是由于场氧减薄的效应，无法继续向更深亚微米工艺延伸。2）、多晶硅镶嵌（封盖）LOCOS（PELOX）10.1.1MOS集成电路中的隔离第11页，共26页，星期日，2025年，2月5日*7、浅槽隔离（STI，ShallowTrenchIsolation）0.25μm以下工艺的标准器件隔离技术优点：无鸟嘴、面积小、全平坦化缺点：工艺复杂10.1.1MOS集成电路中的隔离第12页，共26页，星期日，2025年，2月5日*1、pn结隔离10.1.2双极集成电路中的隔离标准埋层收集极双极IC工艺的隔离方法优点：工艺简单缺点：隔离区较宽，使IC的有效面积减少；隔离扩散引入了较大的收集区-衬底和收集区-基区电容，不利于集成电路速度的提高。第13页，共26页，星期日，2025年，2月5日*2、深槽隔离技术（DTI)10.1.2双极集成电路中的隔离先进的隔离技术工艺：与STI相同，在器件间刻出深度大于3μm的沟槽，采用二氧化硅或多晶硅回填，CMP使之平坦化。优点：大大减少了器件面积和发射极-衬底间的寄生电容，可显著提高集成度和速度；可增大收集极之间的击穿电压缺点：工艺复杂、成本较高。第14页，共26页，星期日，2025年，2月5日*10.2CMOS集成电路的工艺集成1）阱（well）：硅衬底上形成的、掺杂类型与硅衬底相反的区域。2）阱工艺：n阱、p阱和双阱（twin-well）第15页，共26页，星期日，2025年，2月5日*10.