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2025年FPGA设计题库及答案

一、FPGA基础概念与架构（共10题）

1.选择题：以下哪项不属于FPGA的核心组成模块？

A.可配置逻辑块（CLB）

B.数字信号处理单元（DSP）

C.动态随机存储器（DRAM）

D.输入输出块（IOB）

答案：C（FPGA内部集成的是块RAM（BRAM），DRAM为外部存储器件）

2.填空题：现代高端FPGA中，查找表（LUT）通常采用____位输入配置，可实现最多____个输入变量的逻辑函数。

答案：6，6

3.简答题：简述SRAM型FPGA与反熔丝型FPGA的主要区别及典型应用场景。

答案：SRAM型FPGA通过静态随机存储器配置逻辑功能，支持重复编程，掉电后配置数据丢失（需外部配置芯片）；适用于原型验证、快速迭代开发场景。反熔丝型FPGA通过熔断或连接金属丝实现永久配置，抗辐射能力强、功耗低、可靠性高，多用于航天、军事等需非易失性、高可靠性的场景。

4.综合题：某FPGA芯片手册标注CLB包含2个Slice，每个Slice含4个6输入LUT和8个触发器。若设计需实现100个独立的4输入与门（每个与门需1个LUT）和150个D触发器，计算至少需要多少个CLB？（要求写出计算过程）

答案：

-与门需求：100个LUT，每个Slice含4个LUT，需Slice数=100/4=25（向上取整）

-触发器需求：150个，每个Slice含8个触发器，需Slice数=150/8=18.75→19

-每个CLB含2个Slice，总CLB数=max(25,19)/2=13（25/2=12.5→13）

二、HDL语言与可综合设计（共10题）

5.选择题：Verilog中，以下哪种赋值方式适用于组合逻辑设计？

A.`a=b+c;`（阻塞赋值）

B.`a=b+c;`（非阻塞赋值）

C.`always@(posedgeclk)a=b;`

D.`assigna=(en)?b:c;`

答案：D（assign语句用于组合逻辑连续赋值；阻塞赋值虽可用于组合逻辑，但易引发竞争冒险，推荐使用assign或非阻塞赋值描述时序逻辑）

6.填空题：VHDL中，`process`语句的敏感列表若包含`all`关键字（VHDL-2008标准），其作用是____。

答案：自动包含进程中所有被读取的信号，避免因遗漏敏感信号导致的仿真与综合不一致

7.简答题：简述状态机设计中“独热码（One-Hot）”与“二进制码”的优缺点及选择依据。

答案：独热码每个状态用1位有效位表示（N状态需N位），译码逻辑简单（只需与门），时序更可靠；但占用更多触发器资源。二进制码用log2(N)位表示状态，节省触发器但译码逻辑复杂（需组合逻辑），易产生毛刺。选择依据：资源充足时（如高端FPGA）选独热码提升时序；资源紧张时选二进制码或格雷码（减少跳变）。

8.综合题：用Verilog设计一个带同步复位、使能端的4位加法计数器，要求：

-复位时输出Q=0，复位信号高有效；

-使能信号en高有效时，每个时钟上升沿Q加1；

-计数到15时自动归零。

（要求写出完整代码并注释关键部分）

答案：

```verilog

modulesync_counter(

inputclk,//时钟

inputrst_n,//同步复位（低有效，实际可根据需求调整）

inputen,//使能信号

outputreg[3:0]q//4位计数输出

);

always@(posedgeclk)begin

if(!rst_n)begin//同步复位（高有效需改为rst_n）

q=4b0;//复位时输出0

endelseif(en)begin//使能有效时计数

if(q==4d15)//计数到15时归零

q=4b0;

else

q=q+1b1;//正常加1

end

//使能无效时保持原值（无需额外判断）

end

endmodule

```

三、FPGA综合与优化（共10题）

9.选择题：以下哪项不属于综合工具（如XilinxVivado）的典型优化策略？

A.逻辑复制（LogicReplication）

B.寄存器重定时（RegisterRetiming）

C.动