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2025年fpga期末考试试题及答案

一、单项选择题（每题2分，共20分）

1.以下关于FPGA中查找表（LUT）的描述，错误的是：

A.7系列FPGA的LUT为6输入1输出结构

B.LUT可实现任意N输入逻辑函数（N≤LUT输入数）

C.多个LUT级联可扩展实现更多输入的逻辑函数

D.LUT的输出仅依赖当前输入，因此属于组合逻辑单元

答案：B（LUT只能实现N输入逻辑函数的真值表映射，无法直接实现所有函数，如需要存储功能需配合触发器）

2.在FPGA综合过程中，“RTL级优化”主要针对：

A.布局布线后的物理实现

B.寄存器传输级的逻辑化简

C.门级网表的时序优化

D.测试向量的自动生成

答案：B

3.以下哪种场景最适合使用FPGA实现？

A.大规模浮点运算（如深度学习训练）

B.固定功能的消费电子芯片（如手机基带）

C.需要实时处理的多协议转换系统

D.对成本敏感的大规模量产产品

答案：C（FPGA适合需要灵活性和实时性的定制化场景）

4.关于Verilog非阻塞赋值（=），正确的描述是：

A.赋值立即生效，用于组合逻辑

B.赋值在当前时间步结束时生效，用于时序逻辑

C.多个非阻塞赋值按顺序执行，可能导致竞争冒险

D.与C语言的“=”运算符行为完全一致

答案：B

5.FPGA时序约束中，“时钟不确定性（ClockUncertainty）”主要用于补偿：

A.晶振的频率误差

B.温度变化引起的延迟波动

C.时钟网络的偏斜（Skew）和抖动（Jitter）

D.跨时钟域信号的亚稳态风险

答案：C

6.以下IP核中，不属于FPGA软核的是：

A.使用Verilog编写的UART控制器

B.厂商预综合的高速SERDES模块

C.基于LUT和触发器实现的FIFO

D.用HDL描述的32位加法器

答案：B（SERDES通常为硬核IP，集成在FPGA的专用电路中）

7.设计异步FIFO时，关键要解决的问题是：

A.读写时钟的频率同步

B.指针跨时钟域的亚稳态

C.FIFO满/空标志的精确判断

D.数据位宽的匹配

答案：B（异步FIFO的核心挑战是读写指针在不同时钟域下的可靠传输）

8.以下关于FPGA动态部分重构的描述，错误的是：

A.可在不重启系统的情况下更新部分逻辑

B.需要设计时划分固定区域和可重构区域

C.会显著增加静态功耗

D.适用于需要灵活切换功能的场景（如软件定义无线电）

答案：C（动态重构主要增加设计复杂度，对静态功耗影响较小）

9.在XilinxVivado中，“合成（Synthesis）”阶段的输出是：

A.网表文件（.dcp）

B.位流文件（.bit）

C.RTL原理图

D.布局布线后的物理设计

答案：A

10.设计一个8位无符号数乘法器，使用FPGA实现时，最优化的资源利用方式是：

A.纯组合逻辑（LUT直接实现）

B.流水线结构（分阶段计算部分积）

C.使用专用乘法器IP（如7系列的DSP48E1）

D.级联多个加法器实现

答案：C（专用DSP单元是乘法运算的最优资源）

二、填空题（每空2分，共20分）

1.FPGA的基本可编程逻辑单元由______、______和______组成（写出三种核心结构）。

答案：查找表（LUT）、触发器（FF）、本地互连线

2.Verilog中，`timescale1ns/1ps`表示______，`define的作用是______。

答案：时间单位为1ns，时间精度为1ps；定义宏常量

3.时序分析中的“建立时间（SetupTime）”指______，“保持时间（HoldTime）”指______。

答案：在时钟有效边沿到来前，数据必须保持稳定的最小时间；在时钟有效边沿到来后，数据必须保持稳定的最小时间

4.FPGA配置方式中，被动串行配置是指______，主动配置是指______。

答案：FPGA作为从设备，由外部配置芯片提供配置数据；FPGA作为主设备，主动从外部存储读取配置数据

5.实现跨时钟域信号传输时，常用的同步方法有______（写出两种）。

答案：双触发器同步器、格雷码编码、异步FIFO（任意两种）

三、简答题（每题8分，共40分）

1.简述FPGA与ASIC的主要区别（至少列出四点）。

答案：

①开发周期：FPGA开发周期短（数周），ASIC需数月至数年流片；

②灵活性：FPGA可重复编程，ASIC功能固定；

③成本：小批量FPGA更经济，大规模ASIC成本更低；

④功耗：同工艺下ASIC功耗通常低于FPGA；

⑤集成度：高端ASIC集成度高于FPGA（如7nm以下工艺）。

2.说明Verilog中always@()和alway