基于电荷库式基准缓冲器的12位250MSPS时间交织SAR ADC研究与实现.pdfVIP

摘要

通信系统不断发展对模数转换器的速度和精度要求越来越高，多种新兴的通信接

收机需要100MSPS-1GSPS采样速度，10位以上精度的ADC。此外，便携式终端还要

求ADC具有尽可能低的功耗。在各种ADC结构中，时间交织逐次逼近型模数转换器

（TI-SARADC）由于具有低功耗、小面积和与数字兼容性好等优点，成为通信接收机

青睐的ADC结构。对于高速ADC，片上集成基准缓冲器是提高ADC性能的重要措

施。对于通道数大于2的TI-SARADC，为减小通道间的串扰，往往采用片内分布式基

准缓冲器。然而，要提高基准缓冲器驱动能力，需要降低其输出阻抗，这就不可避免地

带来了很大的功耗开销。因此，研究多通道TI-SARADC及其基准缓冲器的高效片上

集成方案对于实现高能效的高速高精度TI-SARADC具有十分重要的意义。

针对高速TI-SARADC片上基准缓冲器的设计难题，本文采用独立的基于电荷库

的基准缓冲器为每通道提供参考电平，不但解决了各通道相互干扰的问题，还能显著

降低基准电路的开销。然而，在ADC量化过程中电荷库电荷的损失会降低ADC的精

度。为解决该问题，本文提出了采用两个电荷库协同工作的方式：一组直接参与电容切

换，另一组纠正基准电平的变化。对于单通道ADC的电容失配采用片上校准的方法，

并设计非二进制分段电容阵列以提高校准精度。本文还改进了电容切换逻辑，避免了

采样过程中输入信号对基准电平产生影响，进一步提高了ADC整体线性度。另外，

ADC的量化采用了动态比较器，消除了静态功耗。针对比较器失调，本文还提出了一

种前台校准方法，有效减小了比较器失调引起的各通道ADC失调的失配。为了提升

ADC的转换速率，基于锁存器设计了电容切换数字逻辑，相较于D触发器减小了数字

延时。

基于以上电路设计技术，采用40nm工艺完成了一款250MSPS、12bit的4通道

TI-SARADC的电路设计、版图设计和流片。测试结果表明，经过校准后，该ADC在

250MSPS采样速率下，对1.2Vpp的120MHz正弦波信号转换得到的信噪失真比（Signal

toNoiseandDistortionRatio，SINAD）为58.98dB，无杂散动态范围（SpuriousFree

2

DynamicRange，SFDR）可以达到71.30dB。ADC的内核面积为0.4846×0.7392mm，

功耗为12.4mW，品质因数（FoM）为79.6fJ/conv。相较于采用片内基准缓冲器的ADC，

本文设计实现的TI-SARADC有明显的低功耗优势。

关键词：时间交织型ADC；电荷库式基准缓冲器；非二进制分段电容阵列；自校准

动态比较器

论文类型：应用研究

ABSTRACT

Withthecontinuousdevelopmentofthecommunicationfield,therequirementforADCswith

highsamplingrates,highresolutionsisincreasing.Emergingcommunicationreceiversrequire

100MSPS-1GSPSsamplingrates,morethan10bitresolutionsADC,portableterminalsalso

requireADCwiththelowestpossiblepowerconsumption.Inthisfield,thetimeinterleaved

successiveapproximationanalog-to-digitalconverter（TI-SARADC）hasadvantagessuchas

lowpowerconsumption,smallarea,gooddigitalc