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FPGA面试题及答案（工程实操导向）

一、基础概念题

FPGA的核心架构包含哪些关键模块？各模块主要作用是什么？

答：核心模块有CLB（可配置逻辑块）、DSP切片、BlockRAM、IOB（输入输出块）、时钟管理模块（PLL/MMCM）。

CLB是基础：里面的LUT（查找表）实现组合逻辑（比如与或非、加法器），FF（触发器）存时序逻辑状态；

DSP切片专门做高速数字信号处理，比如乘法、乘加运算，比用LUT搭乘法器省资源、速度快；

BlockRAM是片内高速存储，能当FIFO、ROM（存系数）、双口RAM（跨时钟域数据交互）；

IOB负责外部引脚与内部信号的电平匹配、驱动能力调整，比如配置成LVDS、CMOS电平；

PLL/MMCM用来倍频、分频、相位偏移，保证系统时钟稳定，比如把25MHz晶振倍到100MHz给高速接口用。

FPGA和MCU/CPU的核心区别是什么？分别适合什么场景？

答：核心是“执行逻辑的方式”不一样。

MCU/CPU是“指令驱动”：有固定指令集，按顺序执行代码，适合控制类任务（比如按键检测、串口通信），但并行性差，实时性受指令周期限制；

FPGA是“硬件逻辑驱动”：通过配置CLB等模块直接搭建电路，并行处理能力强，实时性高（无指令延迟），适合高速并行场景（比如图像处理、雷达信号采样、PCIe接口），但开发需要懂数字电路，不适合复杂算法逻辑（比如操作系统）。

二、时序分析题

什么是建立时间（SetupTime）和保持时间（HoldTime）？不满足会有什么问题？怎么解决？

答：这俩是触发器稳定锁存数据的关键时间。

建立时间：时钟沿到来前，数据必须稳定的最小时间；保持时间：时钟沿到来后，数据必须稳定的最小时间。

不满足的话，触发器会进入亚稳态（数据不确定），导致后续电路出错，比如跨时钟域传输时丢数据、错位。

解决办法：

时序约束：给时钟、输入输出加正确约束（比如inputdelay/outputdelay），让工具能准确分析；

优化关键路径：组合逻辑太长就拆成流水线（插寄存器），比如8级加法器拆成2级4级；

寄存器重定时：让工具把关键路径上的寄存器往前后挪，平衡延迟；

降低时钟频率：万不得已时用，但优先硬件优化。

做时序分析时，“关键路径”是什么？怎么定位和优化关键路径？

答：关键路径是整个设计中延迟最大的路径，直接决定系统能跑的最高时钟频率。

定位：用Vivado/Quartus的时序报告（TimingReport），看“WorstNegativeSlack”（WNS）对应的路径，能看到路径起点（比如某个寄存器的Q端）、终点（另一个寄存器的D端），以及中间的组合逻辑模块。

优化：

简化组合逻辑：比如把复杂的条件判断拆成并行逻辑，避免级联太多与非门；

用硬件资源替换：比如乘法用DSP硬核，别用LUT搭；

流水线插入：在长组合逻辑中间插寄存器，把1个长延迟拆成多个短延迟（比如10ns的路径拆成2个5ns，时钟就能从100MHz提到200MHz）；

时钟树优化：如果关键路径跨时钟域，先同步再处理，避免时钟skew过大。

三、工程设计题

单bit信号跨时钟域传输，用什么方法？为什么不能直接连？

答：不能直接连，因为两个时钟频率/相位不同，数据到达接收端时可能正好在时钟沿附近，触发亚稳态，导致数据错。

方法：用两级寄存器同步器（快时钟域采样慢时钟域信号）。

原理：第一级寄存器在快时钟域采样慢时钟域数据，可能产生亚稳态；第二级寄存器在同一个快时钟域再次采样，亚稳态持续时间通常比一个时钟周期短，第二级就能稳定输出，亚稳态概率降到极低。

注意：如果是慢时钟域采快时钟域信号，要先把快时钟域信号打两拍（避免信号在慢时钟周期内跳变多次），再用两级同步器。

多bit信号跨时钟域，除了FIFO还有什么方法？各有什么优缺点？

答：常用的有“握手协议”和“格雷码编码”，和FIFO对比：

握手协议：发送端发数据后，拉“valid”信号；接收端收到后拉“ack”信号，发送端看到“ack”再发下一组。

优点：实现简单，不用考虑数据深度，适合数据量小、速率低的场景（比如配置寄存器）；

缺点：握手信号本身要跨时钟域（需同步），速率受握手周期限制，不适合高速批量数据。

格雷码编码：多bit数据用格雷码表示（相邻数值只有1bit变化），然后每个bit单独用两级同步器。

优点：无握手延迟，适合高速、数据连续变化的场景（比如计数器值跨域）；

缺点：只能传连续变化的数据（比如计数器），不能传随机数据，且bit数多了同步器资源消耗大。

FIFO：适合高速批量数据（比如