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(完整版)常见硬件工程师笔试题(标准答案)

一、数字电路基础

1.化简逻辑函数F(A,B,C,D)=∑m(0,2,5,7,8,10,13,15)，要求用卡诺图法并写出最简与或表达式。

解答：绘制4变量卡诺图，将最小项m0(0000)、m2(0010)、m5(0101)、m7(0111)、m8(1000)、m10(1010)、m13(1101)、m15(1111)对应的位置标1。观察相邻1的分布，可合并为两组：

-横向合并：行A=0时，B=0列的m0、m2（C=0,1；D=0），与行A=1时B=0列的m8、m10（C=0,1；D=0），形成A’B’+AB’=B’（消去A）；

-纵向合并：列D=1时，A=0行的m5、m7（B=1,0；C=0,1），与A=1行的m13、m15（B=1,0；C=0,1），形成A’D+AD=D（消去A）；

因此最简与或表达式为F=B’+D。

2.分析下图所示时序电路的功能（触发器为边沿D触发器，初始状态Q2Q1Q0=000），要求画出状态转换图并说明是否为自启动电路。

（注：假设电路结构为Q2=Q1,Q1=Q0,Q0=Q2’，需根据此逻辑推导）

解答：根据激励方程推导次态：

-现态000：Q0=0’=1，Q1=0，Q2=0→次态001；

-现态001：Q0=0’=1，Q1=1，Q2=0→次态011；

-现态011：Q0=1’=0，Q1=1，Q2=1→次态110；

-现态110：Q0=0’=1，Q1=0，Q2=1→次态101；

-现态101：Q0=1’=0，Q1=1，Q2=0→次态010；

-现态010：Q0=0’=1，Q1=0，Q2=1→次态101（与前一步次态重复，需检查是否遗漏）；

修正推导：重新计算各现态次态：

000→001→011→110→101→010→100→000（补充100状态：现态100时，Q0=0’=1，Q1=0，Q2=1→次态101？不，原激励方程Q2=Q1，Q1=Q0，Q0=Q2’，故现态100（Q2=1,Q1=0,Q0=0）时，Q2=Q1=0，Q1=Q0=0，Q0=Q2’=0→次态000。因此完整状态转换为：

000→001→011→110→101→010→100→000。所有非工作状态（如111）未出现，需验证111的次态：Q2=1,Q1=1,Q0=0’=1→次态111，无法进入主循环，因此该电路存在死循环（111→111），不具备自启动能力。

3.用Verilog编写一个带同步复位、使能端的4位二进制递增计数器，要求当计数值达到12时产生进位信号carry（高有效），且计数值超过12时自动回到0。

解答：

```verilog

modulecounter_4bit(

inputclk,

inputrst_n,//低电平同步复位

inputen,//高电平使能

outputreg[3:0]cnt,

outputregcarry

);

always@(posedgeclk)begin

if(!rst_n)begin//同步复位

cnt=4d0;

carry=1b0;

endelseif(en)begin

if(cnt==4d12)begin

cnt=4d0;//达到12后归零

carry=1b1;//产生进位

endelsebegin

cnt=cnt+1b1;

carry=1b0;//非进位状态

end

endelsebegin//未使能时保持原值

cnt=cnt;

carry=1b0;

end

end

endmodule

```

二、模拟电路分析

4.如图所示共射极放大电路（Vcc=12V，Rb=300kΩ，Rc=3kΩ，Re=1kΩ，β=100，Vbe=0.7V），求静态工作点Q（Ibq、Icq、Uceq）及电压放大倍数Au。

解答：

静态分析：

基极回路方程：Vcc=IbqRb+Vbe+Ibq(1+β)Re→Ibq=(Vcc-V