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数字逻辑设计及应用

第7章时序逻辑设计原理

卷锁存器和触发器

卷同步时序分析

同步时序设计

1制作：金燕华

逻辑电路分为两大类：

组合逻辑电路(Combinationallogiccircuit)

任何时刻的输出仅取决与当时的输入

电路特点：无反馈回路、无记忆元件

卷时序逻辑电路(sequentiallogiccircuit)

任一时刻的输出不仅取决与当时的输入，

还取决于过去的输入序列

电路特点：有反馈回路、有记忆元件

2制作：金燕华

基本概念

思考：能否只用一片1位

全加器进行串行加法??

利用反馈和时钟控制

XOYO

XY

0CICOS

SO

Yn YCICO S

Sn

X1Y1

XY

CICO

S

S1

3制作：金燕华

X2Y2

文

CIco

S

Y

1

C₂

反馈

x

串行加法器

;、、

C1

C2

时钟控制

需要具有记忆功能的逻辑单元，能够暂存运算结果。

XOYO

XY

0CICO

S

SO

S;

制作：金燕华

X1Y1

XY

CICO

S

S1

X;Y;

!

XY

CICO

S

x

S

Sn

利用反馈和时钟控制

C;

暂存

串行加法器

Y

CICO

Ci+1

Yn

C1

C1

一

4

电路有两种稳定状态：Q=1(1态)和Q=0(0态)

—双稳电路(bistable)

只要一接电源，电路就随机出现两种状态

中的一种，并永久地保持这一状态。

5制作：金燕华

7.1双稳态元件

稳态stable

亚稳态metastable

→Vin1

=Vout2

→Vout2

制作：金燕华

Vout2Vin2

→Vin2

6

Vout1

=Vin2

VoutQ

稳态稳态

7制作：金燕华

需加一定宽度的脉冲(足够的驱动)

所有的时序电路对

从一个“稳态”转换到另一个“稳态”

随机噪声会驱动工作于亚稳态点的

电路转移到一个稳态的工作点上去

亚稳态都是敏感的

亚稳态特性

——是大多数时序电路的基本构件

卷锁存器(Latch)

根据输入，直接改变其输出(无使能端)

●有使能端时，在时钟信号的有效电平之内都可

根据数据直接改变其输出状态

触发器(Flip-Flop,F/F)

只在时钟信号的有效边沿改变其输出状态

8制作：金燕华

7.2锁存器与触发器

7.2锁存器与触发器

S-