基于时间交织ADC的高速分接采样电路设计.pdfVIP

摘要

模数转换器（AnalogtoDigitalConverter，ADC）作为模拟信号转换为数字信号的媒介，是数

字通信系统中重要的数据转换设备。随着现代电子系统不断向超高速方向发展，传统单核ADC

的采样速率也受到限制。时间交织ADC的出现大大提高了采样率。采样保持电路作为时间交织

ADC的前端结构，对整体ADC的精度和速度等性能起到关键作用。因此，高速、高精度采样保

持电路的研究至关重要。

本文首先调研当今TI-ADC的研究现状，总结出时间交织前端采样保持电路的架构，分析并

考量多种结构的优缺点及非理想效应后，选用一种适用于本次设计的整体前端采样保持电路架构。

该架构采用四级32通道的层次化采样模式，实现时分复用交错采样，在提高采样率的同时也保

证较大的带宽。整体电路采用全差分结构来提高信号的抗干扰能力，其中，第一级分为8路高速

采样通道，采用栅压自举开关来提升采保电路的线性度。第二级至第四级分为32路低速采样通

道，为折衷速度、精度和版图面积，采用CMOS开关作为采样开关。利用压摆率提升技术，设计

一种高压摆率、高带宽的两级高速缓冲器，以增强输入信号的驱动能力以及避免前后级信号的干

扰。设计双端转单端电路，将最终32通道的差分输出转为单端输出，大大节省版图面积和功耗。

数字时钟模块采用8GHz时钟源，由多相时钟产生电路实现时钟信号的分频与延时，来控制每一

级采样开关，通过完整的时序控制最终实现32通道同时同步输出。

本设计在TSMC45nmCMOS工艺下，完成TI-ADC前端采样保持电路的模块设计和版图绘

制。整体采样率为8GHz，每个通道采样率为250MHz，共模电平为400mV，差分摆幅为200mV。

最终对整体32个通道的输出信号进行频谱分析，仿真结果表明：前仿真输出信号的有效位数约

为6.46bit，信噪失真比约为40.67dB，无杂散动态范围为45.07dB，均大于40dB，满足设计要求。

后仿真输出信号的有效位数约为5.26bit，信噪失真比约为33.44dB，无杂散动态范围约为36.26dB，

还需经过后续工作来进一步提高和改善后仿电路性能。

关键字：超高速，时间交织，模数转换器，全差分，采样保持

Abstract

AnalogtoDigitalConverter(AnalogtoDigitalConverter,ADC),asamediumforconvertinganalog

signalsintodigitalsignals,isanimportantdataconversiondeviceindigitalcommunicationsystems.As

modernelectronicsystemscontinuetomovetowardsultra-highspeeds,thesamplingrateoftraditional

single-coreADCsislimited.Theemergenceoftime-interleavedADC(TI-ADC)greatlyimprovesthe

samplingrate.Asthefront-endstructureofthetime-interleavedADC,thesample-and-holdcircuit(Track

andhold,THA)playsakeyroleintheaccuracyandspeedoftheoverallADC.Therefore,thestudyof

high-speed,high-precisionsample-and-holdcircuitsisveryimportant.

ThispaperfirstinvestigatesthecurrentresearchstatusofTI-ADC,summarizesthearchitectureof

thetime-interleavedfront-endsample-and-holdcircuit,analyzesandconsidersthea