及时 HLS：基于 LLM 的时序感知和架构特定 FPGA HLS 优化-计算机科学-大语言模型-检索增强生成.pdfVIP

(SpecialSession)

及时HLS：基于LLM的时序感知和架构特定

FPGAHLS优化

NowfelMashnoor,MohammadAkyash,HadiKamali,KimiaAzar

DepartmentofElectricalandComputerEngineering(ECE),UniversityofCentralFlorida,Orlando,FL32816,USA

{nowfel.mashnoor,mohammad.akyash,kamali,azar}@

摘要—实现FPGA目标的高级综合（HLS）中的时序收敛求，尤其是在使用高级综合（HLS）工具从C/C++代

和特定设计优化仍然是一个重大挑战，由于架构约束、资源利用码生成硬件时[4],[5]。

以及缺乏针对平台特定pragma的自动化支持之间的复杂相互

HLS工具如XilinxVitisHLS[6]提高了设计抽象

本作用。在这项工作中，我们提出了TimelyHLS，这是一个将大层次，但它们仍然严重依赖用户指导以生成高效的、符

型语言模型（LLMs）与检索增强生成（RAG）相结合的新框

译架，用于自动生成并迭代优化符合FPGA特定时序和性能要求合定时要求的硬件[7]。特别是，对性能至关重要的优

中的HLS代码。TimelyHLS由一个包含FPGA特定特征、综化（例如循环流水线化、循环展开、内存分割）通常由

1合指令和pragma模板的结构化架构知识库驱动。给定一个内嵌入在HLS源代码中的pragma或指令控制[8]。为给

v核，TimelyHLS会生成带有时序关键和设计特定pragma注定的设计和FPGA选择正确的pragma组合是一项非

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6释的HLS代码。然后使用商业工具链评估合成的RTL，并通平凡的任务，通常需要深入的硬件专业知识[9]。

9过自定义测试平台验证仿真正确性与参考输出的一致性。在存在

7功能差异的情况下，TimelyHLS迭代地将综合日志和性能报告目前，HLS工具中缺乏针对特定平台的pragma（即

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.纳入LLM引擎以进行优化。跨10种FPGA架构和多样化基专门针对特定FPGA架构或供应商的指令）的自动化

7

0准的实验结果表明，TimelyHLS减少了高达70%的手动调整支持。每个FPGA平台都会引入独特的资源和约束条

5需求，同时实现了最多4倍的延迟加速（例如，矩阵乘法为3.85件，这通常需要使用不同的pragma或者编码风格。设

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:倍，Bitonic排序为3.7倍），并在某些情况下节省了超过50%

v计者必须手动调整他们的HLS代码以适应每个目标设

i的面积（例如，在Viterbi中FF减少57%）。TimelyHLS在

x平台之间始终能够实现时序收敛和功能正确性，突显出LLM驱备，因为在一个工具链中有效（甚至被识别）的pragma

r

a动、架构感知综合在自动化FPGA设计中的有效性。在另一个[10]上可能不适用。例如，针对XilinxFPGA

IndexTerms—FPGA，大型语言模型，高级综合，时序的设计人员可能会使用PIPELINEpragma来改进循环

收敛，检索增强生成启动间隔，而Intel的HLS编译器则需要不同的pragma

（ivdep）或编码规范才能达到类似的效果[11]。

I.介绍为了减轻HLS优化的挑战，研究人员开发了诸如

设计空间探索（DSE）框架[12],[13]等自动化方法，这

FPGAs提供了一个灵活的平台来加速多种算法，