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集成触发器课件.ppt

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    維持—阻塞式D觸發器波形圖集成邊沿D觸發器注意：CC4013的非同步輸入端RD和SD為高電平有效。CP上升沿觸發負邊沿JK觸發器負邊沿JK觸發器4.2.4負邊沿型JK觸發器上圖是利用門傳輸延遲時間構成的負邊沿JK觸發器邏輯電路。圖中的兩個與或非門構成基本RS觸發器，兩個與非門(1、2門)作為輸入信號引導門，而且在製作時已保證與非門的延遲時間大於基本RS觸發器的傳輸延遲時間。RD、SD為直接置0、置1端，不用時應使SDRD=11。其原理如下：當CP=0穩定時，輸入信號J、K被封鎖，，觸發器的狀態保持不變；而當CP=1時，

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