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第7章习题解答
7.1由74290所构成的计数电路如图7.50所示，试分析它们各为几进制计数器。
解：
74290是异步二-五-十进制计数器，下降沿触发；CKA是二进制计数器脉冲输入，Q0是输出；CKB是五进制计数器脉冲输入，Q3Q2Q1是输出；异步清零端R0(1)、R0(2)和异步置9控制端R9(1)、R9(2)都是高有效。
〔1〕R9(1)=R9(2)=0；R0(1)=R0(2)=Q3；CKA无脉冲输入；CKB接外部时钟，所以74290中只有五进制计数器工作。设五进制计数器的初态为Q3Q2Q1=000，在CLK下降沿的作用下进行加1计数，当Q3=1时，R0(1)=R0(2)=1，计数器异步清零，重新计数。也就是说，该电路有效状态的转换过程是：000→001→010→011→000〔由于该芯片是异步清零，所以Q3Q2Q1=100是过渡状态，在011之后短暂存在〕。由此可知，该电路是四进制计数器。
〔2〕CKA没有脉冲输入，CKB接外部时钟，所以只有五进制计数器工作。R9(1)=R9(2)=0；R0(1)=Q1，R0(2)=Q2；设五进制计数器的初态为Q3Q2Q1=000，在CLK下降沿的作用下进行加1计数，当Q2=Q1=1〔即计数值变为Q3Q2Q1=011〕时，R0(1)=R0(2)=1，计数器异步清零，重新计数。也就是说，该电路有效状态的转换过程是：000→001→010→000〔由于该芯片是异步清零，所以Q3Q2Q1=011是过渡状态，在010之后短暂存在〕。由此可知，该电路是三进制计数器。
〔3〕CKB=Q0，CKA接外部时钟，两个计数器同时工作，构成一个8421BCD码计数器。R9(1)=R9(2)=0；R0(1)=R0(2)=Q3。设计数器的初态为Q3Q2Q1Q0=0000，在CLK下降沿的作用下按8421BCD码进行加1计数，当Q3=1时，R0(1)=R0(2)=1，计数器异步清零，重新计数。也就是说，该电路有效状态Q3Q2Q1Q0的转换过程是：0000→0001→0010→0011→0100→0101→0110→0111→0000〔由于该芯片是异步清零，所以Q3Q2Q1Q0=1000是过渡状态，在0111之后短暂存在〕。由此可知，该电路是八进制计数器。
〔4〕CKB=Q0，CKA接外部时钟，构成一个8421BCD码计数器。R9(1)=R9(2)=0；R0(1)=Q0，R0(2)=Q3。设计数器的初态为Q3Q2Q1Q0=0000，在CLK下降沿的作用下按8421BCD码进行加1计数，当Q0=Q3=1时，R0(1)=R0(2)=1，计数器异步清零，重新计数。也就是说，该电路有效状态Q3Q2Q1Q0的转换过程是：0000→0001→0010→0011→0100→0101→0110→0111→1000→0000〔由于该芯片是异步清零，所以Q3Q2Q1Q0=1001是过渡状态，在1000之后短暂存在〕。由此可知，该电路是九进制计数器。
7.2试画出图7.51所示电路的完整状态转换图。
解：
74161是4位二进制加法计数器，同步预置数，低有效、异步清零，低有效。由逻辑电路图可知，，即复位无效；，即当Q2=0时，在时钟上升沿的作用下装入数据，装入的数据为D3D2D1D0=Q3100。设计数器的初态为Q3Q2Q1Q0=0000，那么Q2=0，在CLK脉冲上升沿的作用下，计数器被装入初值D3D2D1D0=0100，然后从0100开始，在时钟脉冲作用下进行加1计数；当计数器的值加到Q3Q2Q1Q0=1000时，Q2=0，在CLK脉冲上升沿的作用下，计数器又被装入初值，此时D3D2D1D0=1100，然后从1100开始，在时钟脉冲作用下进行加1计数；当计数值加到0000时，又重复刚刚的计数过程。可画出该电路的状态转换表如下所示。
习题7.2的状态转换表
Q3Q2Q1Q0
0000
0
0100
0100
1
0101
0101
1
0110
0110
1
0111
0111
1
1000
1000
0
1100
1100
1
1101
1101
1
1110
1110
1
1111
1111
1
0000
无效状态0001、0010、0011，在经历1个CLK脉冲后变换为状态0100；无效状态1001、1010、1011，在经历1个CLK脉冲后变换为
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