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EDA试验

试验壹用原理图输入法设计半加器

壹、试验目的：

1.熟悉运用QuartusⅡ的原理图输入措施设计简朴组合電路；

2.通過壹种半加器的设计把握运用EDA软件進行電子线路设计的详细流程；

3.學會對试验板上的FPGA/CPLD進行编程下载，硬件验证自已的设计项目。

二、试验器材：

1、计算机及操作系统2、QUARTUSII软件

三、试验规定：

1.?运用原理图输入法對半加器電路進行描述；

2.?進行波形仿真测试；

3.?严格按照试验环节進行试验；

4.?管脚映射按照芯片的规定進行。

四、试验原理

1.根据真值表写出電路的逻辑体現式

输入

输出

a

b

So

Co

0

0

0

0

0

1

1

0

1

0

1

0

1

1

0

1

其中a,b為输入端口，So与Co分别為半加器

和与進位。其逻辑体現式為：

2.根据逻辑体現式進行原理图输入。

五、试验环节：

1.?為本项工程设计建立文献夹。注意文献夹

名不能用中文，且不可带空格。

2.?输入设计项目并存盘。

3.?将设计项目设计為工程文献。

4.选择目的器件并编译。

5.時序仿真。

6.引脚锁定。

7.编程下载。

试验二用原理图法设计壹位、四位全加器

壹、试验目的：

1.?熟悉运用QuartusⅡ的原理图输入措施设计简朴组合電路；

2.通過壹种半加器的设计把握运用EDA软件進行電子线路设计的详细流程；

3.學會對试验板上的FPGA/CPLD進行编程下载，硬件验证自已的设计项目。

二、试验器材：

1、计算机及操作系统2、QUARTUSII软件

三、试验规定：

1.运用原理图输入法對壹位全加器電路進行描述；

2.?進行波形仿真测试；

3.?严格按照试验环节進行试验；

四、试验原理：

运用试验壹所设计的半加器设计壹位全加器；运用设计封装好的壹位全加器進行四位全加器的设计。

五、试验环节：

与试验壹相似。

六、试验汇报：

1.?规定画出壹位、四位全加器的真值表；

2.?分析用半加器实現壹位全加器的長处；

3.?對波形進行分析，并绘制波形图。

试验三用文本输入法设计D触发器和锁存器

壹、试验目的：

1.?熟悉QuartusⅡ的VHDL文本设计過程。

2.學习简朴時序電路的设计、仿真和硬件测试。

二、试验器材：

1、计算机及操作系统

2、QuartusII软件

三、试验规定：

1.运用文本输入法對D触发器和锁存器電路進行描述；

2.進行波形仿真测试；

3.严格按照试验环节進行试验；

四、试验原理：

1.?D触发器的设计

设计源程序如下所示：

LIBRARYIEEE;

USE.IEEE.STD_LOGIC_1164.ALL;

ENTITYDFF1IS

PORT(CLK:INSTD_LOGIC;

D:INSTD_LOGIC;

Q:OUTSTD_LOGIC);

ENDDFF1;

ARCHITECTUREBHVOFDFF1IS

SIGNALQ1:STD_LOGIC;

BEGIN

PROCESS(CLK)

BEGIN

IFCLK’EVENTANDCLK=‘1

THENQ1=D;

ENDIF;

ENDPROCESS;

Q=Q1;

ENDBHV;

2.锁存器的设计

设计源程序如下：

LIBRARYIEEE；

USEIEEE.STD_LOGIC_1164.ALL；

ENTITYDFF2IS

PORT(CLK:INSTD_LOGIC；

D:INSTD_LOGIC；

Q:OUTSTD_LOGIC)；

ENDDFF2；

ARCHITECTUREBHVOFDFF2IS

BEGIN

PROCESS(CLK,D)

BEGIN

IFCLK=‘1’

THENQ=D;

ENDIF；

ENDPROCESS；

EDNBHV；

五、试验环节：

与原理图输入法的环节基本相似。

六、试验汇报：

分析两個试验的仿真和测试成果，阐明這两個電路的异同點。

试验四含异步清0和同步時钟使能的4位加法计数器

壹、试验目的：

學习计数器的设计、仿真和硬