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一种作为电子电路的主时钟的定时发生器，其被布置和配置为生成包括粗码和多个精码的时间戳，定时发生器包括：具有奇数n个延迟元件的环形振荡器，其中每个延迟元件都具有延迟输出端，时钟信号出现在所述延迟输出端；时钟分频器，其连接到延迟输出端，并且在该输出端输出时钟分频器输出端信号；用于生成初始化信号以触发所述时钟分频器的启动电路；和时钟发生器，其进一步处理所述时钟信号并生成粗码；和输出端，在所述输出端输出所生成的时间戳，其中时间戳的精码由时钟分频器的时钟分频器输出端信号形成，并且所述粗码和所述精码包含冗余
(19)国家知识产权局
(12)发明专利申请
(10)申请公布号CN117220672A
(43)申请公布日2023.12.12
(21)申请号202310685702.7
(22)申请日2023.06.09
(30)优先权数据
102022114625.1
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