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本申请实施例提供了一种全加器、芯片、板卡及电子设备，涉及集成电路技术领域。该全加器包括：多级全加器和至少一个逻辑电路，其中，各级全加器的输出端与至少一个逻辑电路中的第一逻辑电路的输入端连接；多级全加器同时进行全加，并将全加后的信号输入第一逻辑电路生成全加器的和输出信号和进位输出信号。本申请实施例中的全加器在完成一次全加时，由于多级全加器同时工作，因此从输入信号到产生输出信号的延时相较于现有2bit全加器完成一次全加的延时更低，能够适用于更高速的应用。
(19)国家知识产权局 (12)发明专利申请 (10)申请公布号 CN 116578270 A (43)申请公布日 2023.08.11 (21)申请号 202310343601.1 (22)申请日 2023.03.31 (71)申请人 北京奕斯伟计算技术股份有限公司 地
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