数字集成电路网络题库.pdfVIP

数字集成电路网络题库--第1页 数字集成电路网络题库 第五章 时序逻辑电路 S13101B 在逻辑电路中，任意时刻的输出状态仅取决于该时刻输入信号的状态，而与信号作用前电路的 状态无关，这种电路称为 。因此，在电路结构上一般由 组 合而成。 解： 组合逻辑电路，门电路 S13101I 右图所示的波形是一个 (同、异) 进制 (加、 减)法计数器的波形。若由触发器组成该计数器，触发器的个数应为 ，它有 个无效状态，分别为 和 。 解： 同，六，加，3，2，110，111 S13101N 某计数器的状态转换图如图所示，试问该计数器是一个 进制 法计 数器，它有 个有效状态， 个无效状态，该电路 自 JK 启动。若用 触发器组成，至少要 个。 解： 七，减，七，1，能，3 - 189 - 数字集成电路网络题库--第1页 数字集成电路网络题库--第2页 数字集成电路网络题库 S13102B 在任何时刻，输出状态仅仅决定于同一时刻各输入状态的组合，而与电路以前所处的状态无关 的逻辑电路称为 ，而若逻辑电路的输出状态不仅与输出变量的状态有关，而且还与 系统原先的状态有关，则称其为 。 解： 组合逻辑电路，时序逻辑电路。 S13102I CP 在同步计数器中，各触发器的 输入端应接 时钟脉冲。 解： 同一 S13201B 有四个触发器的二进制计数器，它的计数状态有( )。 A. 8 B. 16 C. 256 D. 64 解： B S13201G 当C=0时，移位寄存器处于状态(r )。 A. 保持 B. 左移 C. 右移 D. 清除 解： D S13201I 下图所示波形是一个 进制加法计 数器的波形图。试问它有 个无效状态。 A. 二 B. 四 C. 六 D. 八 解： C、D S13202B 二进制加法计数器，从0 计到十进制数12时，需要 个触发器构成，它有 个 无