数字超大规模集成电路设计 (96).pdfVIP

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2022-12-18 发布于陕西
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数字超大规模集成电路设计 (96).pdf

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8.4 动态时序单元 37 动态传输门主从边沿触发寄存器 •只需8 个晶体管，节省功耗和提高性能，甚至可只用NMOS 实现。 t t + t + t •时钟重叠是重要问题： overlap0−0 T1 I1 T 2 •0-0重叠（发生在下降沿）：T1-T2的 t t hold overlap1−1 PMOS同时导通，D-Q馈通，重叠时间超过D-Q传播延时Q可能在下降沿改变 •1-1重叠（发生在上升沿）：T1-T2的 NMOS同时导通， D-Q馈通 38 时序参数建立时间：T 维持时间：0 传播延时(t ) ：I +T +I 1 c-q 1 2 2 39 伪静态传输门锁存器纯动态锁存器存在一些问题： 1. 高阻抗的内部动态节点易受噪声源的干扰 2. 为了控制动态节点的电荷泄漏，必须保证一定的时钟频率，CLK长时间停止会造成电路状态丢失，因此无法采用时钟调节等低功耗技术。 3. 内部动态节点的电压并不跟踪电源电压的变化，从而降低噪声容限。在实际设计中动态锁存器/寄存器一般都应当设计成伪静态形式。 CLK D D CLK 弱反相器 40 总结 • 构成时序电路的基本原理 • 双稳态电路（反相器交叉耦合） • 利用动态节点电容 • 静态时序电路： • 基于多路选择器 • 切换方法：断开反馈环/强驱动 • 时钟重叠问题 • 时序 • setup\hold\clk-to-Q\锁存器的D-to-Q时间 • 时序参数对时序的影响 41 总结（续） • 动态时序电路： • 采用伪静态电路 • 时序单元设计中，动态功耗方面主要考虑时钟负载问题。 42