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第九章时钟技术 9.1 同步时序逻辑的时钟 9.1.1 同步时序 时序与定时 • 时序：事件发生的时间关系（先后顺序、时间间隔） • 为了保证功能正确必须保证正确的时序关系 • 定时：为保证时序关系而确定事件（如时序单元采样）的时刻 时钟是一种全局分布的周期性信号，它的作用是为系统操作提 供定时。 同步时序逻辑电路 • 依靠全局时钟来定时的时序电路称为同步时序逻辑 • 在同步时序逻辑电路中有一个公共的时钟信号，电路中各记忆元件（存 储单元）受它统一控制，只有在该时钟信号到来时，记忆元件的状态才 能发生变化，从而使时序电路的输出发生变化，而且每来一个时钟信号， 记忆元件的状态和电路输出状态才能改变一次（即与时钟同步）。 • 同步：两个信号具有完全相同的频率，且保持固定的相位差。 CLK In 组合逻辑 Combinational R1 R2 Cin Logic Cout Out 设计情景假设 • 通常的数字电路 • 具有一个全局的时钟信号，所有时序单元都由这个时钟信号控 制 • 采用寄存器作为记忆元件 • 所有寄存器采用上升沿触发。 • 理想时钟信号：芯片中各处（每个寄存器的时钟端）的时钟信 号总是同时翻转，即具有相同的时钟周期和相位。 时序路径 CLK In Combinational R1 R2 Cin Logic Cout Out 时钟周期为T 时序路径：从发射寄存器（R ）的时钟端到采样寄存器（R ）的数据输入端的逻辑路径。 1 2 电路中任意两个彼此通过组合逻辑连接的寄存器之间都构成一条时序路径。 时序约束： t + t + t ≤ T clk-Q p,logic setup t +t ≥t cdreg cdlogic hold, 在同一个时钟域中，所有时序路径对应的时钟周期T是同一个值。