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2022-12-18 发布于陕西
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数字超大规模集成电路设计 (95).pdf

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8.3 时序参数 8.3.2时序参数对同步系统的影响 33 允许的最高时钟频率（最短时钟周期） max条件必须避免信号竞争（min条件） 35 时序约束 • 一个时序路径的延时必须同时满足max （setup ）条件和min （hold）条件： ≤ +, ≤− • Max条件决定了最短时钟周期： =max { + }+ , • 全局时钟的最高时钟频率取决于所有时序路径对应的最短时钟周期的最大值，所对应的时序路径为整个电路的关键路径。 36