verilog课程设计交通灯.docxVIP

本文档如对你有帮助，请帮忙下载支持！ 本文档如对你有帮助，请帮忙下载支持！ 姓 名学 号成 绩 姓 名 学 号 成 绩 评卷人 论文题目 基于 DE2 的交通灯设计 完成时间 课程名称 Verilog语言设计任课老师 专 业 年 级1.交通信号控制器设计要求与思路 设计背景 FPGA 是一种用户根据各自需要而自行构造逻辑功能的数字集成电路 ,其种类很多, 内部结构也不同 , 但共同的特点是体积小、使用方便。本文介绍了用VerilogHDL 语言设计交通灯控制器的方法,并在 QuartusII 系统对 FPGA 芯片进行编译下载,由于生成的是集成化的数字电路 ,没有传统设计中的接线问题 ,所以故障率低、可靠性高,而且体积非常小。本文通过 EDA 设计，利用 VerilogHDL 语言模拟仿真交通灯控制电路。 设计要求 根据交通灯控制器要实现的功能，考虑用两个并行执行的always 语句来分别控制 A 方向和 B 方向的 3 盏灯。这两个always 语句使用同一个时钟信号，以进行同步，也就是说，两个进程的敏感信号是同一个。每个always 语句控制一个方向的 3 种灯按如下顺序点亮，并往复循环：绿灯----黄灯 红灯，每种灯亮的时 间采用一个减法计数器进行计数，计数器用同步预置数法设计，这样只需改变预 置数据，就能改变计数器的模，因此每个方向只要一个计数器进行预置数就可以。为便于显示灯亮的时间，计数器的输出均采用BCD 码，显示由 4 个数码管来完成， A 方向和B 方向各用两个数码管。设定 A 方向红灯、黄灯、绿灯亮的时间分别为:35s、5s、35s，B 方向的红灯、黄灯、绿灯亮的时间分别为:35s、5s、35s。假如要改变这些时间，只需要改变计数器的预置数即可。 设计思路 两个方向各种灯亮的时间能够进行设置和修改，此外，假设B 方向是主干道， 车流量大，因此 B 方向通行的时间应该比 A 方向长。交通灯控制器的状态转换表 见下表。表中，1 表示灯亮，0 表示灯不亮。A 方向和 B 方向的红黄绿分别用 R1、Y1、G1、R2、Y2、G2 来表示。 交通灯控制器状态转换表 从状态表中可以看出，每个方向 3 盏灯依次按如下顺序点亮，并不断循环： 绿灯----黄灯 红灯，并且每个方向红灯亮的时间应该与另一个方向绿灯、黄 灯亮的时间相等。黄灯所起的作用是用来在绿灯后进行缓冲，以提醒行人该方向马上要禁行了。在使能控制信号（ EN）控制时系统工作，并且要求有两个控制输入信号：即复位信号（Reset）和备用模式设置信号（Standby），在复位信号控制时，两个方向均为红灯，在备用模式设置信号控制时，两个方向均为黄灯。 系统设计框图 控制计时钟CLK10K复位RST分频CLK1分频 clk1M2M1 M0时电路复位RST复位 RST时钟 CLK10K数码管显示电路图 1 系统设计示意图2.交通信号控制器具体模块设计 控制计 时钟CLK10K 复位RST 分频CLK1 分频 clk1 M2 M1 M0 时电路 复位RST 复位 RST 时钟 CLK10K 数码管显示电路 图 1 系统设计示意图 2.交通信号控制器具体模块设计 AL AR AY AG A 组信号 灯 B组信号灯BL BR BY BG B 组信号灯 BL BR BY BG 系统的时钟输入为 10KHZ 的脉冲，而系统时钟计时模块需要 1HZ 的脉冲。分频模块主要为系统提供所需的时钟计时脉冲。该模块将10KHZ 的脉冲信号进行分频，产生 1S 的方波（占空比为 50% ），作为系统时钟计时信号。计时模块用来设定路口计时器的初值，并为扫描显示译码模块提供倒计时时间。 名称 方向 表 1 I/O管脚描述 位宽 功能 Clk10K input 1 系统时钟（10KHZ ） RST input 1 复位信号(高电平有效) Clk1 Clk1 output 1 分频后时钟信号（1HZ ） Verilog HDL 源代码如下： module fenpin(clk10k,rst,clk1/)/将; 10K 的频率分频为1 input clk10k,rst; output clk1; reg [7:0]j; reg clk1; always@(posedge clk10k or posedge rst) if(rst)begin clk1=0; j=0; end else if(j==9999)begin j=0; clk1=~clk1; end else j=j+1; Endmodule 控制模块设计 Verilog HDL 源代码如下： module control(EN_in,SW1,RST,Red1,Red2,Yellow1,Yellow2,Green1,Green2); output Re