3.同步置数异步清零d触发器.pdfVIP

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2021-04-03 发布于四川
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3.同步置数异步清零d触发器.pdf

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可编程逻辑器件设计实验报告实验名称：同步置数异步清零 D 触发器实验目的：使用 Quartus II 编写 VerilogHDL 代码实现同步置数异步清零 D 触发器，并仿真结果实验时间：年月日地点：实验室学生姓名：学号：实验名称：同步置数 D 触发器 1、实验步骤 1. 创建工程文件，将顶层实体命名为 DFF_clear 。 2. 新建一个 verilog HDL File ，并保存。装 3. 在 verilog HDL File 中输入代码，并编译。订 2、 VerilogHDL 代码 module DFF_clear(clk,D,Q,clr_n,ld_n); input clk,D,clr_n,ld_n; 线 output Q; reg Q; always@(posedge clk,negedge clr_n) if(clr_n==0) Q=0; else if(ld_n==0) Q=1; else Q=D; endmodule 3、 RTL 视图 - 1 - 4、仿真结果 - 2 -