安霸用户手册A2S_PCBLAYOUT_GUIDELINE中文版本_100720.pdfVIP

基于 A2S 的 PCB LAYOUT设计准则 ·以下信息仅供参考，实际情况还应考虑 pcb 叠层参数以及 SI 仿真结果。 · 文中带有 ！的为优先级较高的准则， 实际设计中可先按优先级先后顺序布线。 · layout 之前请先计算好满足阻抗要求的线宽线距。 ·以下所有图中, 色为 highlight 线路 1． DDR2 1．1 布局 1．2 一般规则 ·以地平面为参考， 给所有信号回路的走线提供一个完整的地平面， 给回路电流提供一个低阻抗的 路径。 ·地平面分界不应出现在 DDR2 区域， 1.8V 电源应该单独划分一块平面来供应电流，且最好放在 DDR2 存储器端。这部分区域应根据不同的设计而改变 ，以确保其他信号不会干扰 DDR2 接口， 只有 DDR2 接口的信号线才可以出现在这片区域上。 1 ·所有 DDR2 的相关电源 IC 应靠近 DDR2 和 A2S 摆放以保证最短的电源 -地回路从而使干扰最小 化。 ·在 DDR2 区域的所有层内，不相关的信号不能布线 ·控制走线长度尽可能的短，以提高信号完整性。 （不推荐图 1，图 3，请参考图 2，图 4） 图 1 2 图 2 图 3 3 图 4 1．3 去耦电容 ！ ·去耦电容应靠近相应的元件电源 Pin 脚放置。 ·从该电容到相应器件电源 pin 脚距离应不超过 125mil · 每一个去耦电容在连接电源层和地层的时候需要通过两个过孔，多个电容不允许共用同一个过 孔。 （不推荐图 5，请参考图 6） 4 图 5 图 6 1．4 DDR_VERF 5 ·DDR_VREF 分压电阻应放在 DDR2 器件和 A2S 中间 ·DDR_VREF 的最小线宽应尽可能的控制在 20mil ， ·注意保持 DDR_VREF 走线长度越短越好。 1．5 信号布线示例 ·存储总线的阻抗匹配误差为 +/-10%，DDR2 的接口布局的关键是阻抗匹配和时序 /长度匹配 .因此 线宽应随不同的 PCB 布线层而变化。 ·时钟信号组 ！ -Signal List[CK,CK#] -长度 :600-1400mils -长度匹配 : CK 和 CK#应等长，误差为 +/-5mil.. -单端阻抗 50 欧+/-10% ，差分阻抗 100ohm+/-10% -应严格按照差分信号等长，平行，对称的原则成对布线，线距为线宽的 2 倍（取决定于 差分阻抗要求） -与其他信号之间的间距为线宽的 4 倍 ·地址和命