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测试题： （1）用74LS161用置数法设计模为4的计数器，有效序列为2—5循环 （要求用 2Hz CP脉冲观察计数结果,再用 1KHz CP脉冲观察CP和Q0的波形,读出周期和幅值） （2）用74LS192用复位法设计模为12的计数器，有效序列为0—11循环 （要求用 2Hz CP脉冲观察计数结果） 下次实验做实验教材的实验5和实验6预习要求：提前设计实验6 实验五 用555定时器及其应用 一、实验目的 1、熟悉555定时器的工作原理 2、熟悉555定时器的功能及使用方法 3、熟悉由555定时器组成的脉冲信号产生与变换电路及定时电阻、电容对振荡周期和脉冲宽度的影响。 二、实验器材 1、数字电路实验箱 2、示波器 3、555定时器1个 4、集成电路插座1个 5、5.1K电阻模块2个，2K电阻模块1个 6、47uF，0.1uF，0.01uF电容模块各1个 7、10K电位器模块1个 555定时器 电压比较器的功能： v+ v-，vO=1 v+ v-，vO=0 两个电压比较器 Q Q 三、实验内容 1、555定时器功能测试（仿真） 2、555构成单稳态出发器（接线） 要求：输入信号为1KHz，5Vpp，偏移量为2.5V的方波信号，电阻R分别取5.1K和2K，观测2、3管脚及0.1uF电容上的电压波形，标出周期，电压的最大、最小值，测量tw，并与理论值相比较。 3、 555构成多谐振荡器（接线） 要求：观测3号管脚及0.1uF电容上的电压波形，标出周期，电压的最大、最小值，计算占空比。再将R2电阻换为10K电位器，取不同电阻观察波形变化。 4、 555构成施密特出发器（仿真） 555功能测试 图 2.2.10.4 555定时器构成单稳态触发器电路 +5V · · · · · · · · · 0.01μF VCC RD GND VCO C 0.1μF R + - D 5.1kΩ R1 C1 0.01μF vI 1kHz 8 4 6 2 3 7 5 1 TH TR DIS OUT vO 555 · VC 不要 实验六 数字电路综合实验 一、实验目的 1.融会贯通组合逻辑和时序逻辑电路的全部内容，在掌握单元电路的基础上，学习对它们的综合应用。 2.通过对一个简单数字系统的设计和调试，学会电路的基本设计方法和基本调试技能。 3.设计一个数字转速计系统的数字电路。 二、设计要求 1、转速计最大量程为1500转/分； 2、假定每转一周产生一个脉冲信号； 3、可直接从数码管读出转速值，单位为 n转/秒，或n转/分。 数字转速表 转速传感器产 生电脉冲信号 信号采集与 处理电路 显示器件 信号采集与处理电路 定时器 控 制 门 计 数 器 译 码 器 传感器信号 数字转速表 实验八 可编程逻辑器件的应用设计 一、实验目的 1. 了解PLD器件设计中，分层的设计方法； 2. 了解用原理图输入法设计PLD器件的方法 ； 3. 进一步掌握Verilog HDL语言语句及程序设计方法。 二、实验器件 1. 数字电路实验箱 一套 （含EPM7128SLC84扩展板） 2. 电脑及编程软件 一套 三、实验内容及步骤 1. Quartus II 编程环境中以一位半加器为例学习原理图的输入。 2. 再以一位全加器为例学习底层元件设计和层次化设计。 3. 验证用Verilog HDL语言设计十六进制加法计数器。 4. 用Verilog HDL语言设计十进制加法计数器。 四、实验报告 包括原理图或源程序、仿真分析、管脚分配、硬件测试 详细实验过程。 实验八 可编程逻辑器件的应用设计 基于EDA软件的PLD层次设计流程框图 步骤一：建立工作库文件夹 步骤二：输入设计项目原理图或源程序并存盘 步骤三：编译、仿真 步骤四：将设计项目设计成可调用的底层元件 步骤五：设计顶层文件 步骤六：再编译、仿真、引脚分配、下载、硬件测试 设计示例： 用D触发器设计一个同步四相时钟发生器 四相 时钟 发生器 Q1 Q2 Q3 Q4 CP CP Q1 Q4 Q3 Q2 图2.2.7.2 四相时钟发生器输入、输出波形图 设计步骤： 根据题意可知，电路是在时钟信号控制下自动从1001→0011 → 0110 → 1100 → 1001循环变化。电路没有输入变量，设输出变量为：Q4、Q3、Q2、Q1。 画出状态转换图。 （规定如果起始状态不是有效状态，则下一状态自动进入1001状态，以保证电路自动进入有效循环） 1001 1100 0011 0110 0001 0010 0100 0101 0111 1000 10