西安邮电大学电子工程学院基于Verilog HDL的FPGA设计基础课件 第12章.pptVIP

Modelsim5.x仿真器的使用 Modelsim –A product from Mentor Graphics –The most popular VHDL simulator –Also a moderate performance Verilog Simulator Features: –User friendly –Interactive or script mode. –NT or UNIX Modelsim界面介绍 Modelsim界面介绍 界面主要分为三个部分： 1. 顶端是各种功能菜单和快捷键 2. 左面是一个项目信息的浏览器。这个浏览器能够提供三个方面的内容显示。 ?一个是项目中的文件，对应project按钮； ?一个是创建的库的信息，对应library按钮； ?还有一个是仿真信息，能够显示项目的层次结构，对应sim按钮。 3. 工作区是命令输入窗口，同时也显示对命令执行情况的信息。 Modelsim支持两种操作方式。 ?一种是通过点击菜单完成各种任务 ?另一种是直接输入命令执行相应的操作。 操作流程简介 创建project –双击modelsim图标启动程序之后会出现下面的画面。选中第一项Creat a Project。 创建project – 或者跳过以上界面，在菜单中单击File－New－Project，都能进入下面的界面。填入项目名称，路径。库名通常用缺省的work，也可以改为其他的名字。 添加文件 – 完成后就进入modelsim的工作界面了。这时候浏览区中是空的。接下来就是添加verilog或VHDL文件。可以在project浏览区中单击鼠标右键，出现下面的对话框。选中Add file to Project。然后将你的设计文件（verilog或VHDL文件）加入到项目中去。 – 这些代码可以用其它文本编辑工具编写。最常用的是UltraEdit，当然也可以用modelsim自带的编辑器编写，然后保存为.v或.vhd格式。 添加文件 编译代码 – 鼠标右击刚才添加的文件。点compile All。当文件比较多时也可以一个一个编译，以免其中一个有错浪费大量时间。这是编译的信息会出现在右边的工作区中，如果有错就修改代码，再编译。没有错则可进行下一步操作 load顶层模块 – 编译完成之后就可以进行仿真了。点击菜单上的Design－Load design。出现下面的对话框。首先确定Library中出现的是你建立的库，然后选择设计的顶层模块，通常是testbench文件，点击Load。Modelsim同样会反馈load设计的信息。 仿真设置 – 首先在view菜单中点击wave和signals，打开这两个窗口。Wave显示设计中各种信号的波形。Signals窗口显示设计中各个模块的接口信号。在sim浏览区中选择不同的设计模块，signals窗口能够显示相应的接口信号。接下来将signals窗口的信号拖到 wave窗口中去。如下图所示。这样在仿真之后，所选信号的波形就会出现在wave窗口中。 仿真 – 首先设置仿真时间，在modelsim菜单下面一行中可以设置。时间单位及仿真时间的默认值可以在options－simulation中改动。然后点击 Run 或单击图标 * *