西安邮电大学电子工程学院基于Verilog HDL的FPGA设计基础课件 第2章.pptVIP

西安邮电大学微电子系; 层次建模的概念； 基本概念； 模块和端口；;1、用Verilog HDL描述的电路设计就是该电路的 Verilog HDL模型。 2、Verilog HDL 既是一种行为描述的语言也是 一种结构描述的语言。 这也就是说，既可以用电路的功能描述也可以用元器件和它们之间的连接来建立所设计电路的Verilog HDL模型。Verilog模型可以是实际电路的不同级别的抽象。这些抽象的级别和它们对应的模型类型共有以下五种：;系统级(system): 用高级语言结构实现设计模块的外部性能的模型。 算法级(algorithmic): 用高级语言结构实现设计算法的模型。 RTL级(Register Transfer Level): 描述数据在寄存器之间流动和如何处理这些数据的模型。 门级(gate-level): 描述逻辑门以及逻辑门之间的连接的模型。 开关级(switch-level): 描述器件中三极管和储存节点以及它们之间连接的模型。;一个复杂电路的完整Verilog HDL模型是由若干个 Verilog HDL 模块构成的，每一个模块又可以由若干个子模块构成。 利用Verilog HDL语言结构所提供的这种功能就可以构造一个模块间的清晰层次结构来描述极其复杂的大型设计。 Verilog HDL硬件描述语言作为一种结构化和过程性的语言，其语法结构非常适合于算法级和RTL级的模型设计。这种描述语言具有以下八项功能：;可描述顺序执行或并行执行的程序结构。 用延迟表达式或事件表达式来明确地控制过程的启动时间。 通过命名的事件来触发其它过程里的激活行为或停止行为。 提供了条件、if-else、case、循环程序结构。 提供了可带参数且非零延续时间的任务(task)程序结构。 提供了可定义新的操作符的函数结构(function)。;提供了用于建立表达式的算术运算符、逻辑运算符、位运算符。 Verilog HDL语言作为一种结构化的语言也非常适合于门级和开关级的模型设计。 -??? 提供了完整的一套组合型原语(primitive)； ??????????-??? 提供了双向通路和电阻器件的原语； -?? 可建立MOS器件的电荷分享和电荷衰减动态模型。 ; Verilog HDL的构造性语句可以精确地建立信号的模型。这是因为在Verilog HDL中，提供了延迟和输出强度的原语来建立精确程度??高的信号模型。信号值可以有不同的的强度，可以通过设定宽范围的模糊值来降低不确定条件的影响。 Verilog HDL作为一种高级的硬件描述编程语言，有着类似C语言的风格。其中有许多语句如：if语句、case语句等和C语言中的对应语句十分相似。如果读者已经掌握C语言编程的基础，那么学习 Verilog HDL并不困难，我们只要对Verilog HDL某些语句的特殊方面着重理解，并加强上机练习就能很好地掌握它，利用它的强大功能来设计复杂的数字逻辑电路。下面我们将从Verilog HDL中的基本组成单元“ 模块”开始对verilog的基本结构和语法逐一加以介绍。;1.模块的结构 ?Verilog的基本设计单元是“模块”(block)。一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能，即定义输入是如何影响输出的。;2、模块实例 模块声明类似于一个模版：使用这个模版就可以创建实际的对象。当一个模块被调用的时候会根据模版创建一个唯一的模块对象。 从模版创建对象的过程称为实例化（instantiation)，创建的对象称为实例。 模块之间的连接是通过实例引用来完成的。;3.简单的Verilog HDL程序介绍 例[2.1.1]:三位加法器 addr module adder(count,sum,a,b,cin); input [2:0] a,b; input cin; output count; output [2:0] sum; assign {count,sum} = a + b + cin; Endmodule Verilog HDL程序是嵌套在 module和 endmodule声明语句里的。?;例[2.1.2]：比较器 module compare ( equal,a,b ); output equal; //声明输出信号equal input [1:0] a,b; //声明输入信号a,b assign equal=（a==b）？1：0; /*如果a、b 两个输入信号相等,输出为1。否则为0*/ endmodule 在这个程序中,/*........*/和//....