《数字逻辑基础》-第04章(2).ppt

4.6.2 移位寄存器 4.6.3 用MSI实现定时器 4.7 异步时序逻辑电路的设计 * 多功能移位寄存器的电路框架如图。图中： clk 移位脉冲输入，每来一个clk脉冲，数据移动一位。 data_out 数据并行输出，即各寄存器中数据的输出端。 data_in 待移位的数据，并行输入。 load 待移位数据的加载脉冲。 dir 数据移动方向控制。为0时数据左移，为1时数据右移。 x 串行数据输入。每移动一位，x的值就移入最高位（右移时）或 最低位（左移时）。 y 串行数据输出。输出最位低（右移时）或最高位（左移时） 例： 设计一个8位移位寄存器，具有上述全部功能。 步骤1 规划电路框架 若按整体设计电路，则规模大，难以进行： 输入变量共11个； 寄存器8个（状态代为码8位，激励函数的变量将达到19个）。 现按位设计，最后级连成完整的电路。 Fm：触发器及相关电路； clk：移位脉冲； P ： 移位方向控制端，即dir。 d ： 待移位数据的第m位， W： 待移位数据的加载脉冲，即load。 Q ：第m位数据的输出端。 第m位(m=7～0)的电路框架： 当右移时，Fm中的数据从AO端送出，Ai端的数据进入触发器，此时BO、Bi端不用； 当左移时，Fm中的数据从BO端送出，Bi端的数据进入触发器，此时AO、Ai端不用。 图示为用8个Fm模块级连成一个8位移位寄存器。 Switch是二路数据选择器： 当P=1时，R点接通，y取自Q0，x从F7的Ai端进入，构成右移链路； 当P=0时，L点接通，y取自Q7，x从F0的Bi端进入，构成左移链路。 以上分析表明，本例的重点是设计Fm模块。 步骤2 建立状态表和状态图 触发器： 存储1位，选用1个D触发器， 时钟为公共的clk。 数据输出：直接从触发器的Q端输出。 数据加载：利用触发器的RD和SD 端， 并配以适当的控制逻辑。 数据移位：组合逻辑 —— P、Ai 、 Bi 和现态Q为输入； AO 、BO为输出。 对Fm模块 （见右图），规划如下： （1）Fm模块的数据加载设计： 由R-S触发器的激励方程，可求出其逻辑关系： 电路见右图。 （2）Fm模块的数据移位设计： 即要求出D触发器的激励。见下页。 接数据移位控制 数据加载 控制部分 数据移位 控制部分 数据加载 控制部分 数据移位控制部分的状态真值表： 1 Φ 1 1 1 1 1 1 0 Φ 1 1 1 1 1 0 1 Φ 1 1 1 1 0 1 0 Φ 1 1 1 1 0 0 1 Φ 0 0 1 0 1 1 0 Φ 0 0 1 0 1 0 1 Φ 0 0 1 0 0 1 0 Φ 0 0 1 0 0 0 右 移 Φ 0 1 1 0 1 1 1 Φ 1 Φ 0 Φ 1 Φ 1 Φ 0 Φ 1 Φ 0 输出 AOBO 0 1 1 0 0 1 0 1 0 1 0 0 0 0 1 1 0 0 1 0 0 0 0 1 0 0 0 0 输入、现态 P Ai Bi Q 1 1 0 0 0 0 1 1 0 0 激励 D 1 1 0 0 次态 Qn+1 左 移 功能 用卡诺图化简状态真值表，得： 电路见上面的数据移位控制部分。 （3）切换电路 Swtich 的设计 由多路数据选择逻辑关系得： 步骤6 设计结果仿真 （1） 用MAX+plusⅡ创建Fm功能模块 绘出电路 制作成用户功能模块 （2） 调用功能模块实现完整电路 （3） 仿真 定时器的功能 在收到外部的启动信号时，立即开始计时； 当达到指定的时间时，立即发出“时间到” 信息。 定时原理 统计clk脉冲到来的个数，定时时间的长短与clk的个数成正比。 定时器的电路框架 clk 工作时钟、计数器的计数脉冲。 Start 启动脉冲。上升沿将计数器清为0，并启动计数 dat