(第十一讲)第6章 寄存器与计数器58030.pptVIP

第 十一 讲 第6章 寄存器和计数器 内容提要及重点 6.1 寄存器与移位寄存器 主要内容 6.1.1 寄存器 6.1.2 移位寄存器 移位寄存器的各种输入输出方式 1．串行输入/串行输出/并行输出移位寄存器 2．并行输入/串行输出/并行输出移位寄存器 3．集成电路移位寄存器 6.1.3 移位寄存器的应用 1、 环形计数器 2、扭环形计数器 为了增加有效计数状态，扩大计数器的模，可用扭环形计数器。 3、 最大长度移存型计数器 4、 移存型串行数据检测器 5、 用一位全加器实现多位数的加法运算 6.2.1 异步2n进制计数器 1．异步22进制计数器 异步2n进制计数器的规律： (a)异步2n进制计数器由n个触发器组成，每个触发器均接成T′触发器。 (b)各个触发器之间采用级联方式，其连接形式由计数方式（加或减）和触发器的边沿触发方式（上升沿或下降沿）共同决定 。 6.2.2 异步非2n进制计数器 异步3进制加计数器 任意的异步非2n进制计数器 构成方式 6.3 同步n进制计数器 主要内容： 22进制同步加计数器电路 22进制同步减计数器电路 23进制同步加计数器电路 23进制同步减计数器电路 同步2n进制计数器电路的构成方式 同步5进制加计数器电路 同步10进制加法计数器电路 6.3.1 同步2n进制计数器 1．同步22进制计数器 同步计数器的输出波形 2．同步23进制计数器 3．同步2n进制计数器 6.3.2 同步非2n进制计数器 1．同步5进制加法计数器的设计 采用3个JK触发器构成该计数器。同步5进制加法计数器的计数状态功能表如表6-8所示 同步5进制加法计数器的设计的“观察法” 同步5进制加法计数器电路 2．同步10进制加法计数器的设计 功能表 驱动方程 电路 课外作业 图6-13 图6-12中计数器的输出波形 图6-14 22进制异步减计数器 以异步4进制加计数器为基础构成,实现这一点，必须使用带异步清零端的触发器 图6-15 异步3进制加计数器电路 异步3进制加计数器输出波形： 与上述3进制计数器一样，即采用“反馈清零”法。 图6-18 异步6进制加计数器电路 图6-19 同步22进制加计数器电路 图6-20 图6-19中计数器的输出波形 图6-21 同步23进制加计数器电路 图6-22 图6-21中计数器的输出波形 根据上面介绍的同步22进制及23进制计数器电路，同步2n进制计数器电路的构成具有一定的规律，可归纳如下： （a）同步2n进制计数器由n个JK触发器组成； （b）各个触发器之间采用级联方式，第一个触发器的控制输入信号（即驱动信号）J0＝K0＝1，其它触发器的控制输入信号J、K由计数方式决定。 如果是加计数器则为： 如果是减计数器则为： 表6-8 同步五进制加计数器输出状态真值表 0 0 0 5 0 0 1 4 1 1 0 3 0 1 0 2 1 0 0 1 0 0 0 0 Q0 Q1 Q2 计数脉冲 Q0只在Q2＝1的下一个时钟脉冲到来时不翻转。因此可确定FF0的驱动信号为： J0＝ K0＝1 Q1只在Q0＝1的下一个时钟脉冲到来时才翻转。则可确定FF1的驱动信号为： J1＝K1＝Q0 Q2在Q0＝1且Q1＝1的下一个时钟脉冲到来时翻转，或者在Q2＝1时改变。故FF2的驱动信号为： J2＝K2＝Q0Q1＋Q2 图6-24 同步5进制加法计数器 0 0 0 0 10 1 0 0 1 9 0 0 0 1 8 1 1 1 0 7 0 1 1 0 6 1 0 1 0 5 0 0 1 0 4 1 1 0 0 3 0 1 0 0 2 1 0 0 0 1 0 0 0 0 0 Q0 Q1 Q2 Q3 计数脉冲 * * （1）寄存器与移位寄存器 （2）异步N进制计数器 （3）同步N进制计数器 （4）集成计数器 重点 （1）寄存器与移位寄存器的工作原理及应用。 （2）计数器的工作原理，集成计数器的工作原理及应用。 触发器构成的寄存器 寄存器的工作过程 4位集成寄存器74LS175的逻辑功能 移位寄存器的五种输入输出方式 触发器构成的移位寄存器 4位集成移位寄存器74LS194的逻辑功能 移位寄存器的应用举例 在数字电路中，用来存放二进制数据或代码的电路称为寄存器 。 一个由边沿D触发器构成的4位寄存器如下： 集成寄存器74LS175的内部逻辑电路图